JPH10107635A - ２セグメントラダー回路及びデジタル・アナログ変換器 - Google Patents
２セグメントラダー回路及びデジタル・アナログ変換器Info
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- JPH10107635A JPH10107635A JP23814596A JP23814596A JPH10107635A JP H10107635 A JPH10107635 A JP H10107635A JP 23814596 A JP23814596 A JP 23814596A JP 23814596 A JP23814596 A JP 23814596A JP H10107635 A JPH10107635 A JP H10107635A
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Abstract
(57)【要約】
【課題】 ２セグメントラダー回路を提供することであ
る。 【解決手段】 参照電圧を内部電圧まで低下させる前置
抵抗器と、内部電圧を受けて比１／２の等比級数で減少
して行く大きさを有する複数の枝電流を生成する抵抗回
路網と、抵抗回路網を終端する抵抗器とを備えている。
終端抵抗器、及び抵抗回路網の抵抗器は、占有するチッ
プ面積が小さい拡散型またはウェル抵抗器であることが
できる。前置抵抗器は、高参照電圧に耐えることがで
き、且つそれにまたがって印加される電圧による抵抗値
変化が少ないポリシリコン抵抗器であることができる。
本２セグメントラダー回路はデジタル・アナログ変換器
のビルディングブロックとして使用することができる。
る。 【解決手段】 参照電圧を内部電圧まで低下させる前置
抵抗器と、内部電圧を受けて比１／２の等比級数で減少
して行く大きさを有する複数の枝電流を生成する抵抗回
路網と、抵抗回路網を終端する抵抗器とを備えている。
終端抵抗器、及び抵抗回路網の抵抗器は、占有するチッ
プ面積が小さい拡散型またはウェル抵抗器であることが
できる。前置抵抗器は、高参照電圧に耐えることがで
き、且つそれにまたがって印加される電圧による抵抗値
変化が少ないポリシリコン抵抗器であることができる。
本２セグメントラダー回路はデジタル・アナログ変換器
のビルディングブロックとして使用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはラダー
回路に関する。詳しく言えば本発明は、低製造費で、従
来設備によって容易に製造可能な２つの抵抗セグメント
を有する２セグメントラダー回路に関する。本発明によ
る２セグメントラダー回路は、デジタル・アナログ変換
器のためのビルディングブロックとして使用できる。
回路に関する。詳しく言えば本発明は、低製造費で、従
来設備によって容易に製造可能な２つの抵抗セグメント
を有する２セグメントラダー回路に関する。本発明によ
る２セグメントラダー回路は、デジタル・アナログ変換
器のためのビルディングブロックとして使用できる。
【０００２】
【従来の技術】半導体チップ内に製造されたラダー回路
は、デジタル・アナログ変換器のためのビルディングブ
ロックとして広く使用されている。図１に回路図で示す
従来技術のラダー回路は、一方の端が参照電圧Ｖref に
接続され、他方の端が終端抵抗器Ｒ3'に接続されている
抵抗回路網１０を備えている。抵抗回路網１０は、抵抗
値がＲ' である幹抵抗器Ｒ1'と抵抗値が幹抵抗器Ｒ1'の
２倍、即ち２Ｒ' である枝抵抗器Ｒ2'とからなってい
る。ノード２’、４’、８’、16’、32’、64’、128
’、 256’から右側の回路を見た時の抵抗値は、低い
枝抵抗器Ｒ2 と同じ２Ｒ' である。従って、これらのノ
ードは、電流を等分する点と見做すことができる。例え
ば、ノード４' へ流入する電流ＩO '/２は、右側の幹抵
抗器Ｒ1'へ流れるＩO '/４と、低い枝抵抗器Ｒ2'へ流れ
るＩO '/４とに等分される。他のノードもノード４' と
同様である。従って、ノード２' 、４' 、８' 、16' 、
32' 、64' 、128'、 256' の下方の枝抵抗器Ｒ2'を通っ
て流れる枝電流は、それぞれＩO'/２、ＩO '/４、ＩO '
/８、ＩO '/16、ＩO '/32、ＩO '/64、ＩO '/128 、
ＩO'/256 としてセットされる。全ての枝電流の大きさ
は、デジタル信号の全ての位のビットの重み付け値を表
すことができる。インピーダンス整合に使用され、抵抗
値が２Ｒ' である終端抵抗器Ｒ3'は、ノード 256' にお
いて抵抗回路網１０を終端している。図１において、全
ての枝電流、及び終端抵抗器Ｒ3'を通って流れる電流を
接地ＧＮＤに集めて閉じた電流ループを形成することが
できる。このラダー回路の等価抵抗値はＲ' にセットさ
れている。
は、デジタル・アナログ変換器のためのビルディングブ
ロックとして広く使用されている。図１に回路図で示す
従来技術のラダー回路は、一方の端が参照電圧Ｖref に
接続され、他方の端が終端抵抗器Ｒ3'に接続されている
抵抗回路網１０を備えている。抵抗回路網１０は、抵抗
値がＲ' である幹抵抗器Ｒ1'と抵抗値が幹抵抗器Ｒ1'の
２倍、即ち２Ｒ' である枝抵抗器Ｒ2'とからなってい
る。ノード２’、４’、８’、16’、32’、64’、128
’、 256’から右側の回路を見た時の抵抗値は、低い
枝抵抗器Ｒ2 と同じ２Ｒ' である。従って、これらのノ
ードは、電流を等分する点と見做すことができる。例え
ば、ノード４' へ流入する電流ＩO '/２は、右側の幹抵
抗器Ｒ1'へ流れるＩO '/４と、低い枝抵抗器Ｒ2'へ流れ
るＩO '/４とに等分される。他のノードもノード４' と
同様である。従って、ノード２' 、４' 、８' 、16' 、
32' 、64' 、128'、 256' の下方の枝抵抗器Ｒ2'を通っ
て流れる枝電流は、それぞれＩO'/２、ＩO '/４、ＩO '
/８、ＩO '/16、ＩO '/32、ＩO '/64、ＩO '/128 、
ＩO'/256 としてセットされる。全ての枝電流の大きさ
は、デジタル信号の全ての位のビットの重み付け値を表
すことができる。インピーダンス整合に使用され、抵抗
値が２Ｒ' である終端抵抗器Ｒ3'は、ノード 256' にお
いて抵抗回路網１０を終端している。図１において、全
ての枝電流、及び終端抵抗器Ｒ3'を通って流れる電流を
接地ＧＮＤに集めて閉じた電流ループを形成することが
できる。このラダー回路の等価抵抗値はＲ' にセットさ
れている。
【０００３】従来のラダー回路では、参照電圧Ｖref は
比較的高く、例えば 10 Ｖ乃至 15Ｖの範囲である。従
って、抵抗回路網１０の抵抗器はこの高い参照電圧に耐
え、また枝電流の精度を保つために小さい電圧係数を有
していなければならない。ラダー回路の抵抗器が占める
チップ面積は、チップ面積を節約するために小さいこと
が好ましい。一方、抵抗器の抵抗値は、製造及び使用中
の変化を防ぐために僅かに大きくすべきである。これら
２つの要求は互いに矛盾するものであり、従って設計に
妥協が必要である。半導体抵抗器には５つの型が公知で
ある。即ち １）拡散型抵抗器、 ２）ウェル抵抗器、 ３）ポリシリコン抵抗器、 ４）イオン注入抵抗器、及び ５）薄膜抵抗器 である。
比較的高く、例えば 10 Ｖ乃至 15Ｖの範囲である。従
って、抵抗回路網１０の抵抗器はこの高い参照電圧に耐
え、また枝電流の精度を保つために小さい電圧係数を有
していなければならない。ラダー回路の抵抗器が占める
チップ面積は、チップ面積を節約するために小さいこと
が好ましい。一方、抵抗器の抵抗値は、製造及び使用中
の変化を防ぐために僅かに大きくすべきである。これら
２つの要求は互いに矛盾するものであり、従って設計に
妥協が必要である。半導体抵抗器には５つの型が公知で
ある。即ち １）拡散型抵抗器、 ２）ウェル抵抗器、 ３）ポリシリコン抵抗器、 ４）イオン注入抵抗器、及び ５）薄膜抵抗器 である。
【０００４】第１の型、即ち拡散型抵抗器は拡散領域に
よって形成され、従って標準ＭＯＳプロセスにおけるソ
ース／ドレインの形成と同時に形成させることができ
る。拡散型抵抗器のシート抵抗は僅かに高く、電圧係数
はポリシリコン抵抗器の電圧係数に近い。ｐ−ｎ接合特
性のために、拡散型抵抗器は高電圧に耐えることはでき
ない。例えば、サブストレート電圧は一般にほぼＶddで
ある。拡散型抵抗器に印加される電圧がＶdd＋ＶF （Ｖ
F はｐ−ｎ接合順方向バイアス電圧）よりも高い場合に
は、両者間の接合が順方向にバイアスされるので抵抗器
として働かなくなる。第２の型、即ちウェル抵抗器も拡
散によって形成される。拡散型抵抗器とウェル抵抗器と
の違いは、主としてドーピング濃度にある。ウェル抵抗
器のシート抵抗は、５つの型の中で最高であり、従って
必要なチップ面積は最小である。またウェル抵抗器は比
較的大きい電圧係数を有しており、拡散型抵抗器と同じ
ようにウェル抵抗器はｐ−ｎ接合特性のために高電圧に
耐えることはできない。
よって形成され、従って標準ＭＯＳプロセスにおけるソ
ース／ドレインの形成と同時に形成させることができ
る。拡散型抵抗器のシート抵抗は僅かに高く、電圧係数
はポリシリコン抵抗器の電圧係数に近い。ｐ−ｎ接合特
性のために、拡散型抵抗器は高電圧に耐えることはでき
ない。例えば、サブストレート電圧は一般にほぼＶddで
ある。拡散型抵抗器に印加される電圧がＶdd＋ＶF （Ｖ
F はｐ−ｎ接合順方向バイアス電圧）よりも高い場合に
は、両者間の接合が順方向にバイアスされるので抵抗器
として働かなくなる。第２の型、即ちウェル抵抗器も拡
散によって形成される。拡散型抵抗器とウェル抵抗器と
の違いは、主としてドーピング濃度にある。ウェル抵抗
器のシート抵抗は、５つの型の中で最高であり、従って
必要なチップ面積は最小である。またウェル抵抗器は比
較的大きい電圧係数を有しており、拡散型抵抗器と同じ
ようにウェル抵抗器はｐ−ｎ接合特性のために高電圧に
耐えることはできない。
【０００５】第３の型、即ちポリシリコン抵抗器はポリ
シリコンを軽くドープするか、または重くドープするこ
とによって形成されるので、ポリシリコンゲート及び他
の電極と同時に形成させることができる。この抵抗器
は、Ｖdd＋ＶF よりも高い一般的な参照電圧の範囲内の
電圧に耐えることができ、また電圧係数は第２の型の抵
抗器よりも遙かに小さい。しかしながら、ポリシリコン
抵抗器のシート抵抗値は小さく、従って大きいチップ面
積を必要とする。上述した型の抵抗器は全て、普通のＭ
ＯＳプロセスのある手順と同時に製造でき、従って製造
費を低く保つことができる。第４の型、即ちイオン注入
抵抗器は、イオン注入によって形成される。シート抵抗
は、異なるドーピング濃度を使用することによって数百
Ωから数ｋΩ／平方まで変化させることができる。イオ
ン注入抵抗器の電圧係数もポリシリコン抵抗器の電圧係
数に近い。しかしながら、イオン注入抵抗器もｐ−ｎ接
合特性を有しており、従って高参照電圧に耐えることは
できない。更に、イオン注入抵抗器の製造にはマスク段
階を含むから、付加的な費用がかさむ。
シリコンを軽くドープするか、または重くドープするこ
とによって形成されるので、ポリシリコンゲート及び他
の電極と同時に形成させることができる。この抵抗器
は、Ｖdd＋ＶF よりも高い一般的な参照電圧の範囲内の
電圧に耐えることができ、また電圧係数は第２の型の抵
抗器よりも遙かに小さい。しかしながら、ポリシリコン
抵抗器のシート抵抗値は小さく、従って大きいチップ面
積を必要とする。上述した型の抵抗器は全て、普通のＭ
ＯＳプロセスのある手順と同時に製造でき、従って製造
費を低く保つことができる。第４の型、即ちイオン注入
抵抗器は、イオン注入によって形成される。シート抵抗
は、異なるドーピング濃度を使用することによって数百
Ωから数ｋΩ／平方まで変化させることができる。イオ
ン注入抵抗器の電圧係数もポリシリコン抵抗器の電圧係
数に近い。しかしながら、イオン注入抵抗器もｐ−ｎ接
合特性を有しており、従って高参照電圧に耐えることは
できない。更に、イオン注入抵抗器の製造にはマスク段
階を含むから、付加的な費用がかさむ。
【０００６】第５の型、即ち薄膜抵抗器はタンタル（Ｔ
a ）、ニクロム（Ｎi −Ｃr ）、及び酸化錫（Ｓn
Ｏ2 ）のような金属で作られる。この抵抗器は優れた性
能を有しており、多くの応用に使用することができる。
従って、これはＤＡＣ（デジタル・アナログ変換器）に
最も広く採用されている型の抵抗器である。その欠点
は、普通のＭＯＳプロセスには無関係に製造しなければ
ならないことである。従って、製造費は上述した型の抵
抗器よりも高くなる。製造業者にとって薄膜抵抗器を使
用することは、標準製造プロセスに必要な設備及び手順
以上の、補足的な設備及び付加的な手順が必要となり、
従って費用が増加する。
a ）、ニクロム（Ｎi −Ｃr ）、及び酸化錫（Ｓn
Ｏ2 ）のような金属で作られる。この抵抗器は優れた性
能を有しており、多くの応用に使用することができる。
従って、これはＤＡＣ（デジタル・アナログ変換器）に
最も広く採用されている型の抵抗器である。その欠点
は、普通のＭＯＳプロセスには無関係に製造しなければ
ならないことである。従って、製造費は上述した型の抵
抗器よりも高くなる。製造業者にとって薄膜抵抗器を使
用することは、標準製造プロセスに必要な設備及び手順
以上の、補足的な設備及び付加的な手順が必要となり、
従って費用が増加する。
【０００７】
【発明の概要】従って本発明の目的は、高参照電圧に耐
えることができ、それにまたがって印加される電圧によ
る抵抗値変化が小さく、そして占有するチップ面積が小
さくてよいラダー回路を提供することである。このラダ
ー回路は、標準製造技術のために使用可能な既存設備に
よって製造し、それによって製造費を節約することが好
ましい。本発明の別の目的は、従来のデジタル・アナロ
グ変換器の性能に匹敵する性能を有するデジタル・アナ
ログ変換器を提供することである。本発明は、２セグメ
ントラダー回路によってこれらの目的を達成する。この
２セグメントラダー回路は、参照電圧を内部電圧まで引
下げる前置（フロントエンド）抵抗器と、内部電圧を受
けて比１／２の等比級数で減少して行く大きさを有する
複数の枝電流を生成する抵抗回路網と、抵抗回路網を終
端する抵抗器とを備えている。終端抵抗器及び抵抗回路
網の抵抗器は、チップ面積を縮小するために拡散型抵抗
器またはウェル抵抗器であることができる。更に前置抵
抗器は、高参照電圧に対する耐性を増すために、ポリシ
リコン抵抗器とすることができる。
えることができ、それにまたがって印加される電圧によ
る抵抗値変化が小さく、そして占有するチップ面積が小
さくてよいラダー回路を提供することである。このラダ
ー回路は、標準製造技術のために使用可能な既存設備に
よって製造し、それによって製造費を節約することが好
ましい。本発明の別の目的は、従来のデジタル・アナロ
グ変換器の性能に匹敵する性能を有するデジタル・アナ
ログ変換器を提供することである。本発明は、２セグメ
ントラダー回路によってこれらの目的を達成する。この
２セグメントラダー回路は、参照電圧を内部電圧まで引
下げる前置（フロントエンド）抵抗器と、内部電圧を受
けて比１／２の等比級数で減少して行く大きさを有する
複数の枝電流を生成する抵抗回路網と、抵抗回路網を終
端する抵抗器とを備えている。終端抵抗器及び抵抗回路
網の抵抗器は、チップ面積を縮小するために拡散型抵抗
器またはウェル抵抗器であることができる。更に前置抵
抗器は、高参照電圧に対する耐性を増すために、ポリシ
リコン抵抗器とすることができる。
【０００８】本発明は、デジタル入力信号をアナログ出
力信号に変換するデジタル・アナログ変換器をも提供す
る。このデジタル・アナログ変換器は、参照電圧を内部
電圧まで引下げる前置抵抗器と、内部電圧を受けて比１
／２の等比級数で減少して行く大きさを有する複数の枝
電流を生成する抵抗回路網と、抵抗回路網を終端する抵
抗器と、デジタル入力信号の対応するビットによって第
１の出力端子と第２の出力端子との間をそれぞれ独立的
に切り替わる複数のスイッチング配列とを備えている。
各スイッチング配列は対応する枝電流を受ける。全ての
スイッチング配列の第１の出力端子は一緒に接続され、
アナログ出力信号を生成するために使用される集合電流
を出力するのに使用される。全てのスイッチング配列の
第２の出力端子は接地されている。
力信号に変換するデジタル・アナログ変換器をも提供す
る。このデジタル・アナログ変換器は、参照電圧を内部
電圧まで引下げる前置抵抗器と、内部電圧を受けて比１
／２の等比級数で減少して行く大きさを有する複数の枝
電流を生成する抵抗回路網と、抵抗回路網を終端する抵
抗器と、デジタル入力信号の対応するビットによって第
１の出力端子と第２の出力端子との間をそれぞれ独立的
に切り替わる複数のスイッチング配列とを備えている。
各スイッチング配列は対応する枝電流を受ける。全ての
スイッチング配列の第１の出力端子は一緒に接続され、
アナログ出力信号を生成するために使用される集合電流
を出力するのに使用される。全てのスイッチング配列の
第２の出力端子は接地されている。
【０００９】デジタル・アナログ変換器は、集合電流
を、これもまたアナログ出力信号として使用できる集合
電圧に変換する手段も備えている。この変換手段は、集
合電圧のための仮想接地を提供する演算増幅器と、集合
電流を集合電圧に変換するフィードバック抵抗器とを備
えている。更に、スイッチング配列の導通抵抗を斟酌し
て、スイッチング配列の抵抗値を比２の等比級数で増加
させ、上述したように比１／２の等比級数で減少して行
く枝電流を補償する。以下に添付図面を参照して本発明
の好ましい実施形態を説明する。
を、これもまたアナログ出力信号として使用できる集合
電圧に変換する手段も備えている。この変換手段は、集
合電圧のための仮想接地を提供する演算増幅器と、集合
電流を集合電圧に変換するフィードバック抵抗器とを備
えている。更に、スイッチング配列の導通抵抗を斟酌し
て、スイッチング配列の抵抗値を比２の等比級数で増加
させ、上述したように比１／２の等比級数で減少して行
く枝電流を補償する。以下に添付図面を参照して本発明
の好ましい実施形態を説明する。
【００１０】
【発明の実施の形態】本発明による２セグメントラダー
回路は、拡散型／ウェル抵抗器及びポリシリコン抵抗器
の長所を組合せて、薄膜抵抗器により製造されたラダー
回路の性能を達成している。図２は、本発明による２セ
グメントラダー回路の回路図である。図３は、本発明に
よる２セグメントラダー回路を組み入れたデジタル・ア
ナログ変換器を示す。この実施例では、デジタル入力信
号は８ビットであると仮定している。しかしながら、本
発明はこれに限定されるものではない。本発明の原理
は、他のビット長の入力信号のための回路を構成するの
にも適用できる。回路は、適切に構成し、相応に拡大縮
小することができる。
回路は、拡散型／ウェル抵抗器及びポリシリコン抵抗器
の長所を組合せて、薄膜抵抗器により製造されたラダー
回路の性能を達成している。図２は、本発明による２セ
グメントラダー回路の回路図である。図３は、本発明に
よる２セグメントラダー回路を組み入れたデジタル・ア
ナログ変換器を示す。この実施例では、デジタル入力信
号は８ビットであると仮定している。しかしながら、本
発明はこれに限定されるものではない。本発明の原理
は、他のビット長の入力信号のための回路を構成するの
にも適用できる。回路は、適切に構成し、相応に拡大縮
小することができる。
【００１１】図２の２セグメントラダー回路は、図１の
抵抗回路網１０及び終端抵抗器Ｒ3'と機能的に同様の、
抵抗回路網２０及び終端抵抗器Ｒ4 を備えているだけで
はなく、回路網２０と参照電圧Ｖref との間に接続され
ている前置抵抗器Ｒ4 をも含んでいる。抵抗器Ｒ2 及び
抵抗器Ｒ3 の抵抗値は抵抗器Ｒ1 の抵抗値（＝Ｒ）の２
倍（＝２Ｒ）である。ノード２の右側の回路の電気的特
性は、従来の技術と同様に同一であるべきである。従っ
てノード２、４、８、16、32、64、128 、256において
枝抵抗器Ｒ2 を通って流れる枝電流は、それぞれＩO /
２、ＩO / ４、ＩO / ８、ＩO /16 、ＩO /32 、ＩO /6
4 、ＩO /128、ＩO /256にセットされ、比１／２の等比
級数で減少して行く。前置抵抗器Ｒ4 は、参照電圧Ｖ
ref を、ノード２における内部電圧に引下げるのに使用
される。この内部電圧は図１のノード２’における電圧
よりも遙かに低い。明らかに、ノード２におけるこの低
い内部電圧は、たとえ抵抗器Ｒ1 、Ｒ2 、及びＲ3 が薄
膜金属製ではないとしても、これらの抵抗器の性能に影
響を与えることはない。従ってこの実施例では、抵抗器
Ｒ1 、Ｒ2 、Ｒ3 は拡散型抵抗器またはウェル抵抗器で
あることが好ましい。拡散型抵抗器またはウェル抵抗器
のシート抵抗値は比較的高く、数百Ω乃至数ｋΩ程度で
あるから、これらの抵抗器が占めるチップ面積を縮小す
ることが可能である。一方、前置抵抗器Ｒ4 は高電圧に
耐えることができ、大きいチップ面積を浪費することは
ない。従ってこの実施例では、抵抗器Ｒ4 はポリシリコ
ン抵抗器として製造することが好ましい。この方式を使
用すると、回路性能及びチップ面積を共に最適化するこ
とができる。
抵抗回路網１０及び終端抵抗器Ｒ3'と機能的に同様の、
抵抗回路網２０及び終端抵抗器Ｒ4 を備えているだけで
はなく、回路網２０と参照電圧Ｖref との間に接続され
ている前置抵抗器Ｒ4 をも含んでいる。抵抗器Ｒ2 及び
抵抗器Ｒ3 の抵抗値は抵抗器Ｒ1 の抵抗値（＝Ｒ）の２
倍（＝２Ｒ）である。ノード２の右側の回路の電気的特
性は、従来の技術と同様に同一であるべきである。従っ
てノード２、４、８、16、32、64、128 、256において
枝抵抗器Ｒ2 を通って流れる枝電流は、それぞれＩO /
２、ＩO / ４、ＩO / ８、ＩO /16 、ＩO /32 、ＩO /6
4 、ＩO /128、ＩO /256にセットされ、比１／２の等比
級数で減少して行く。前置抵抗器Ｒ4 は、参照電圧Ｖ
ref を、ノード２における内部電圧に引下げるのに使用
される。この内部電圧は図１のノード２’における電圧
よりも遙かに低い。明らかに、ノード２におけるこの低
い内部電圧は、たとえ抵抗器Ｒ1 、Ｒ2 、及びＲ3 が薄
膜金属製ではないとしても、これらの抵抗器の性能に影
響を与えることはない。従ってこの実施例では、抵抗器
Ｒ1 、Ｒ2 、Ｒ3 は拡散型抵抗器またはウェル抵抗器で
あることが好ましい。拡散型抵抗器またはウェル抵抗器
のシート抵抗値は比較的高く、数百Ω乃至数ｋΩ程度で
あるから、これらの抵抗器が占めるチップ面積を縮小す
ることが可能である。一方、前置抵抗器Ｒ4 は高電圧に
耐えることができ、大きいチップ面積を浪費することは
ない。従ってこの実施例では、抵抗器Ｒ4 はポリシリコ
ン抵抗器として製造することが好ましい。この方式を使
用すると、回路性能及びチップ面積を共に最適化するこ
とができる。
【００１２】この実施形態における実際の例を使用し
て、従来のラダー回路配列と対比させながら本発明の２
セグメントラダー回路配列を説明する。参照電圧は、従
来のラダー回路に典型的な 10 Ｖであるものとする。更
に抵抗器Ｒ4 の抵抗値を 8.5ｋΩ、Ｒ1 の抵抗値を 1.5
ｋΩ、Ｒ2 及びＲ3 の抵抗値を 3.0ｋΩであるものとす
る。それでもＲ2 の抵抗値は、Ｒ1 の抵抗値の２倍であ
る。従って、抵抗器Ｒ4の右側回路の等価抵抗値は 1.5
ｋΩである。オームの法則から、抵抗器Ｒ4 を流れる電
流ＩO は、 10 Ｖ/( 8.5ｋΩ＋ 1.5ｋΩ) ＝１ｍＡであ
る。ノード２における電圧は、 1.5Ｖであり、後続する
他のノード電圧は連続的に半分に低下して行く。電圧係
数が小さく、そして順方向バイアス問題を有していない
ポリシリコン抵抗器Ｒ4 は、その抵抗器にまたがる電圧
を 8.5Ｖに保ってはいるが、その電圧には小さい変化が
ある。一方、拡散型またはウェル抵抗器Ｒ1 、Ｒ2 、及
びＲ 3 も、主として抵抗器にまたがる低い電圧（ 1.5Ｖ
より低い）に起因して、小さい変化がある。サブストレ
ートと抵抗器領域との間に順方向バイアスは発生しな
い。抵抗値が 10 ｋΩから 15 ｋΩに低減されているた
めに、占有するチップ面積は効果的に減少する。抵抗回
路網のレイアウトを設計する際に、抵抗回路網に整合さ
せるように各抵抗器の幅は極めて大きいままとする。抵
抗値を低くする場合には、各抵抗器の長さを短縮させる
ことができる。従って、抵抗回路網が占めるチップ面積
は減少する。この効果はスイッチサイズの増大を補償す
る。
て、従来のラダー回路配列と対比させながら本発明の２
セグメントラダー回路配列を説明する。参照電圧は、従
来のラダー回路に典型的な 10 Ｖであるものとする。更
に抵抗器Ｒ4 の抵抗値を 8.5ｋΩ、Ｒ1 の抵抗値を 1.5
ｋΩ、Ｒ2 及びＲ3 の抵抗値を 3.0ｋΩであるものとす
る。それでもＲ2 の抵抗値は、Ｒ1 の抵抗値の２倍であ
る。従って、抵抗器Ｒ4の右側回路の等価抵抗値は 1.5
ｋΩである。オームの法則から、抵抗器Ｒ4 を流れる電
流ＩO は、 10 Ｖ/( 8.5ｋΩ＋ 1.5ｋΩ) ＝１ｍＡであ
る。ノード２における電圧は、 1.5Ｖであり、後続する
他のノード電圧は連続的に半分に低下して行く。電圧係
数が小さく、そして順方向バイアス問題を有していない
ポリシリコン抵抗器Ｒ4 は、その抵抗器にまたがる電圧
を 8.5Ｖに保ってはいるが、その電圧には小さい変化が
ある。一方、拡散型またはウェル抵抗器Ｒ1 、Ｒ2 、及
びＲ 3 も、主として抵抗器にまたがる低い電圧（ 1.5Ｖ
より低い）に起因して、小さい変化がある。サブストレ
ートと抵抗器領域との間に順方向バイアスは発生しな
い。抵抗値が 10 ｋΩから 15 ｋΩに低減されているた
めに、占有するチップ面積は効果的に減少する。抵抗回
路網のレイアウトを設計する際に、抵抗回路網に整合さ
せるように各抵抗器の幅は極めて大きいままとする。抵
抗値を低くする場合には、各抵抗器の長さを短縮させる
ことができる。従って、抵抗回路網が占めるチップ面積
は減少する。この効果はスイッチサイズの増大を補償す
る。
【００１３】図２に示す全ての抵抗器は、幾つかの抵抗
セグメントの形状の実際的なレイアウトに配列し、製造
することができる。接地ＧＮＤに接続する代わりに、抵
抗器Ｒ2 及びＲ3 は固定電圧に接続してもよい。このよ
うな状況でも、枝電流間の比例関係を維持することはで
きる。本発明によるデジタル・アナログ変換器を図３に
示す。上述したラダー回路要素に加えてこのデジタル・
アナログ変換器は、スイッチングデバイスＳ0 乃至
Ｓ 7 、フィードバック抵抗器Ｒ5 及びＲ6 、及び演算増
幅器４０をも備えている。各スイッチングデバイスは、
第１の出力端子（図３で左側）、及び第２の出力端子
（図３で右側）を有している。スイッチ位置は、変換す
ることを必要としているデジタル入力信号の対応する位
のビット（即ち、Ｂ0 乃至Ｂ7 の１つ）によって制御さ
れる。もし対応するビットが「１」であれば、スイッチ
ングデバイスは第１の出力端子へ切り替わる。逆に、も
し対応するビットが「０」であれば、スイッチングデバ
イスは第２の出力端子へ切り替わる。この実施例では、
最上位ビットはＢ0 であり、最下位ビットはＢ7 であ
る。しかしながら、これとは逆の回路配列にすることも
可能である。第１の出力端子へ切り替わったスイッチン
グデバイスは、対応する枝電流をノード３１へ流す。従
って、ノード３１を流れる集合電流は、デジタル入力信
号に対応するアナログ出力信号として使用するか、また
はアナログ出力信号を生成するのに使用することができ
る。
セグメントの形状の実際的なレイアウトに配列し、製造
することができる。接地ＧＮＤに接続する代わりに、抵
抗器Ｒ2 及びＲ3 は固定電圧に接続してもよい。このよ
うな状況でも、枝電流間の比例関係を維持することはで
きる。本発明によるデジタル・アナログ変換器を図３に
示す。上述したラダー回路要素に加えてこのデジタル・
アナログ変換器は、スイッチングデバイスＳ0 乃至
Ｓ 7 、フィードバック抵抗器Ｒ5 及びＲ6 、及び演算増
幅器４０をも備えている。各スイッチングデバイスは、
第１の出力端子（図３で左側）、及び第２の出力端子
（図３で右側）を有している。スイッチ位置は、変換す
ることを必要としているデジタル入力信号の対応する位
のビット（即ち、Ｂ0 乃至Ｂ7 の１つ）によって制御さ
れる。もし対応するビットが「１」であれば、スイッチ
ングデバイスは第１の出力端子へ切り替わる。逆に、も
し対応するビットが「０」であれば、スイッチングデバ
イスは第２の出力端子へ切り替わる。この実施例では、
最上位ビットはＢ0 であり、最下位ビットはＢ7 であ
る。しかしながら、これとは逆の回路配列にすることも
可能である。第１の出力端子へ切り替わったスイッチン
グデバイスは、対応する枝電流をノード３１へ流す。従
って、ノード３１を流れる集合電流は、デジタル入力信
号に対応するアナログ出力信号として使用するか、また
はアナログ出力信号を生成するのに使用することができ
る。
【００１４】スイッチングデバイスＳ0 乃至Ｓ7 の第２
の出力端子はノード３２に接続されている。ノード３２
は、この実施例では接地ＧＮＤに接続されている。フィ
ードバック抵抗器Ｒ5 及びＲ6 、及び演算増幅器４０は
変換デバイスとして働き、ノード３１の集合電流をデジ
タル入力信号に対応する集合電圧に変換する。ノード３
１、３２、及び３３は一般的に、市販ＩＣ製品の出力ピ
ンとして役立つ。これは、フィードバック抵抗器Ｒ5 及
びＲ6 は半導体チップ内に含まれているが、演算増幅器
４０は外部デバイスであることを意味している。しかし
ながら、本発明はこのような構成に限定されるものでは
ない。フィードバック抵抗器を外部要素として配列する
か、または演算増幅器を内部に組み入れることも、本発
明の要求に合致するものである。この実施形態では、抵
抗回路網と同じように抵抗器Ｒ5は拡散型またはウェル
抵抗器であり、Ｒ6 はポリシリコン抵抗器である。この
配列は、抵抗値変化、及びノード３３において発生し得
る順方向バイアスのような高電圧問題を回避することが
できる。更に、この配列は、抵抗回路網との良好な整合
を達成することができる。演算増幅器４０は、ノード３
１を、ノード３０の電圧、並びにこの実施形態のノード
３３の電圧のための仮想接地にすることを可能にする。
ノード３０に集められた電圧は集合電流に比例し、それ
らの比はフィードバック抵抗器Ｒ5 及びＲ6 の抵抗値で
ある。また、抵抗器Ｒ5 及びＲ6 の抵抗値は、それぞれ
抵抗器Ｒ4 及びＲ1 と同一の 1.5ｋΩ及び 8.5ｋΩとし
て製造プロセスを容易にすることができる。
の出力端子はノード３２に接続されている。ノード３２
は、この実施例では接地ＧＮＤに接続されている。フィ
ードバック抵抗器Ｒ5 及びＲ6 、及び演算増幅器４０は
変換デバイスとして働き、ノード３１の集合電流をデジ
タル入力信号に対応する集合電圧に変換する。ノード３
１、３２、及び３３は一般的に、市販ＩＣ製品の出力ピ
ンとして役立つ。これは、フィードバック抵抗器Ｒ5 及
びＲ6 は半導体チップ内に含まれているが、演算増幅器
４０は外部デバイスであることを意味している。しかし
ながら、本発明はこのような構成に限定されるものでは
ない。フィードバック抵抗器を外部要素として配列する
か、または演算増幅器を内部に組み入れることも、本発
明の要求に合致するものである。この実施形態では、抵
抗回路網と同じように抵抗器Ｒ5は拡散型またはウェル
抵抗器であり、Ｒ6 はポリシリコン抵抗器である。この
配列は、抵抗値変化、及びノード３３において発生し得
る順方向バイアスのような高電圧問題を回避することが
できる。更に、この配列は、抵抗回路網との良好な整合
を達成することができる。演算増幅器４０は、ノード３
１を、ノード３０の電圧、並びにこの実施形態のノード
３３の電圧のための仮想接地にすることを可能にする。
ノード３０に集められた電圧は集合電流に比例し、それ
らの比はフィードバック抵抗器Ｒ5 及びＲ6 の抵抗値で
ある。また、抵抗器Ｒ5 及びＲ6 の抵抗値は、それぞれ
抵抗器Ｒ4 及びＲ1 と同一の 1.5ｋΩ及び 8.5ｋΩとし
て製造プロセスを容易にすることができる。
【００１５】スイッチングデバイスＳ0 乃至Ｓ7 の導通
抵抗が十分に大きく、それを問題にしなければならない
場合には、ラダー回路２０の抵抗値間の比関係が変わる
のを防ぐために、導通抵抗を先に制御しなければならな
い。もし、抵抗器Ｒ2 とスイッチングデバイスＳ0 乃至
Ｓ7 との接合点の電圧を同一に維持すれば、枝電流は比
関係を保つ。従って、全てのスイッチングデバイスの導
通抵抗値は、スイッチングデバイスＳ0 乃至Ｓ7 の電圧
降下が同一になるように配列される。即ちスイッチング
デバイスの抵抗値は比２の等比級数で増加して行くよう
にされており、これは比１／２の等比級数で減少して行
く枝電流に逆比例している。これによりデジタル・アナ
ログ変換器の精度を維持することができる。本発明の２
セグメントラダー回路及びデジタル・アナログ変換器
は、以下のように記述することができる。
抵抗が十分に大きく、それを問題にしなければならない
場合には、ラダー回路２０の抵抗値間の比関係が変わる
のを防ぐために、導通抵抗を先に制御しなければならな
い。もし、抵抗器Ｒ2 とスイッチングデバイスＳ0 乃至
Ｓ7 との接合点の電圧を同一に維持すれば、枝電流は比
関係を保つ。従って、全てのスイッチングデバイスの導
通抵抗値は、スイッチングデバイスＳ0 乃至Ｓ7 の電圧
降下が同一になるように配列される。即ちスイッチング
デバイスの抵抗値は比２の等比級数で増加して行くよう
にされており、これは比１／２の等比級数で減少して行
く枝電流に逆比例している。これによりデジタル・アナ
ログ変換器の精度を維持することができる。本発明の２
セグメントラダー回路及びデジタル・アナログ変換器
は、以下のように記述することができる。
【００１６】１．これらの抵抗器を製造するには、特別
な製造手順を必要としない。拡散型（ウェル）抵抗器
は、通常のＭＯＳプロセスにおけるソース／ドレイン
（ウェル）領域の形成と同時に形成させることができ
る。ポリシリコン抵抗器は、ポリシリコンゲートまたは
他の電極と平行して形成させることができる。更に、薄
膜抵抗製造設備のような特別な設備は不要である。この
ような長所によって、製品価格を低下させ、プロセスを
容易にすることができる。 ２．チップ面積と回路性能との間には妥協が存在してい
る。抵抗回路網の抵抗器として使用される拡散型または
ウェル抵抗器が占めるチップ面積は小さい。前置抵抗器
として使用されるポリシリコン抵抗器は、高電圧に耐え
る能力を助長し、電圧係数の効果を減衰させることがで
きる。
な製造手順を必要としない。拡散型（ウェル）抵抗器
は、通常のＭＯＳプロセスにおけるソース／ドレイン
（ウェル）領域の形成と同時に形成させることができ
る。ポリシリコン抵抗器は、ポリシリコンゲートまたは
他の電極と平行して形成させることができる。更に、薄
膜抵抗製造設備のような特別な設備は不要である。この
ような長所によって、製品価格を低下させ、プロセスを
容易にすることができる。 ２．チップ面積と回路性能との間には妥協が存在してい
る。抵抗回路網の抵抗器として使用される拡散型または
ウェル抵抗器が占めるチップ面積は小さい。前置抵抗器
として使用されるポリシリコン抵抗器は、高電圧に耐え
る能力を助長し、電圧係数の効果を減衰させることがで
きる。
【図１】従来技術による普通のラダー回路の回路図であ
る。
る。
【図２】本発明による２セグメントラダー回路の回路図
である。
である。
【図３】本発明による２セグメントラダー回路を組み入
れたデジタル・アナログ変換器の回路図である。
れたデジタル・アナログ変換器の回路図である。
１０ 従来のラダー回路 ２０ 本発明のラダー回路 ３０ 出力 ４０ 演算増幅器 Ｂ0 −Ｂ7 デジタル入力信号のビット Ｒ1 幹抵抗器 Ｒ2 枝抵抗器 Ｒ3 終端抵抗器 Ｒ4 前置抵抗器 Ｒ5 ，Ｒ6 フィードバック抵抗器 Ｓ0 −Ｓ7 スイッチングデバイス
Claims (18)
- 【請求項１】 ２セグメントラダー回路において、 参照電圧を内部電圧まで低下させるための前置抵抗器
と、 上記内部電圧を受け、比１／２の等比級数で減少して行
く大きさを有する複数の枝電流を生成する抵抗回路網
と、 上記抵抗回路網を終端する抵抗器と、を備えていること
を特徴とする２セグメントラダー回路。 - 【請求項２】 上記終端抵抗器、及び上記抵抗回路網の
抵抗器は、拡散型抵抗器である請求項１に記載の２セグ
メントラダー回路。 - 【請求項３】 上記前置抵抗器は、ポリシリコン抵抗器
である請求項２に記載の２セグメントラダー回路。 - 【請求項４】 上記終端抵抗器、及び上記抵抗回路網の
抵抗器は、ウェル抵抗器である請求項１に記載の２セグ
メントラダー回路。 - 【請求項５】 上記前置抵抗器は、ポリシリコン抵抗器
である請求項４に記載の２セグメントラダー回路。 - 【請求項６】 上記前置抵抗器は、ポリシリコン抵抗器
である請求項１に記載の２セグメントラダー回路。 - 【請求項７】 デジタル入力信号をアナログ出力信号に
変換するアナログ・デジタル変換器において、 参照電圧を内部電圧まで低下させるための前置抵抗器
と、 上記内部電圧を受け、枝から枝へ比１／２の等比級数で
減少して行く大きさを有する複数の枝電流を生成する抵
抗回路網と、 上記抵抗回路網を終端する抵抗器と、 上記デジタル入力信号の対応する位のビットによって、
第１の出力端子と第２の出力端子との間でそれぞれ切り
替わる複数の独立スイッチング配列と、を備え、 上記各スイッチング配列は上記対応する枝電流を受け、
上記全てのスイッチング配列の第１の出力端子は一緒に
接続されてアナログ出力信号を形成する集合電流を出力
するために使用されることを特徴とするデジタル・アナ
ログ変換器。 - 【請求項８】 上記集合電流を、上記アナログ出力信号
として役立つ集合電圧に変換する手段をも備えている請
求項７に記載のデジタル・アナログ変換器。 - 【請求項９】 上記変換手段は、 上記集合電圧のための仮想接地を提供する演算増幅器
と、 上記集合電流を上記集合電圧に変換するためのフィード
バック抵抗器と、を備えている請求項８に記載のデジタ
ル・アナログ変換器。 - 【請求項１０】 上記演算増幅器は、外部デバイスであ
る請求項９に記載のデジタル・アナログ変換器。 - 【請求項１１】 上記フィードバック抵抗器は、拡散型
抵抗器及びポリシリコン抵抗器を有する請求項９に記載
のデジタル・アナログ変換器。 - 【請求項１２】 上記フィードバック抵抗器は、ウェル
抵抗器及びポリシリコン抵抗器を有する請求項９に記載
のデジタル・アナログ変換器。 - 【請求項１３】 上記上記終端抵抗器、及び上記抵抗回
路網の抵抗器は、拡散型抵抗器である請求項８に記載の
デジタル・アナログ変換器。 - 【請求項１４】 上記前置抵抗器は、ポリシリコン抵抗
器である請求項１３に記載のデジタル・アナログ変換
器。 - 【請求項１５】 上記終端抵抗器、及び上記抵抗回路網
の抵抗器は、ウェル抵抗器である請求項８に記載のデジ
タル・アナログ変換器。 - 【請求項１６】 上記前置抵抗器は、ポリシリコン抵抗
器である請求項１５に記載のデジタル・アナログ変換
器。 - 【請求項１７】 上記前置抵抗器は、ポリシリコン抵抗
器である請求項７に記載のデジタル・アナログ変換器。 - 【請求項１８】 上記スイッチング配列の抵抗値は、比
２の等比級数で増加して行く請求項７に記載のデジタル
・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23814596A JPH10107635A (ja) | 1996-09-09 | 1996-09-09 | ２セグメントラダー回路及びデジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23814596A JPH10107635A (ja) | 1996-09-09 | 1996-09-09 | ２セグメントラダー回路及びデジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107635A true JPH10107635A (ja) | 1998-04-24 |
Family
ID=17025863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23814596A Pending JPH10107635A (ja) | 1996-09-09 | 1996-09-09 | ２セグメントラダー回路及びデジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013519989A (ja) * | 2010-02-18 | 2013-05-30 | スネクマ | タービンエンジン内の接触器の位置を検出する回路 |
| WO2013173176A1 (en) * | 2012-05-18 | 2013-11-21 | Tensorcom, Inc. | Method and apparatus for improving the performance of a dac switch array |
-
1996
- 1996-09-09 JP JP23814596A patent/JPH10107635A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013519989A (ja) * | 2010-02-18 | 2013-05-30 | スネクマ | タービンエンジン内の接触器の位置を検出する回路 |
| WO2013173176A1 (en) * | 2012-05-18 | 2013-11-21 | Tensorcom, Inc. | Method and apparatus for improving the performance of a dac switch array |
| US8717215B2 (en) | 2012-05-18 | 2014-05-06 | Tensorcom, Inc. | Method and apparatus for improving the performance of a DAC switch array |
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