JPH07154260A - 半導体集積回路、及びｄ／ａコンバータ - Google Patents
半導体集積回路、及びｄ／ａコンバータInfo
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- JPH07154260A JPH07154260A JP32592593A JP32592593A JPH07154260A JP H07154260 A JPH07154260 A JP H07154260A JP 32592593 A JP32592593 A JP 32592593A JP 32592593 A JP32592593 A JP 32592593A JP H07154260 A JPH07154260 A JP H07154260A
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Abstract
(57)【要約】
【目的】 本発明の目的は、定電流源間の相対精度の向
上を図ることにある。 【構成】 抵抗Ｒ１１，Ｒ２１，Ｒ３１と、当該抵抗に
並列接続されることによって定電流源の一部を形成する
ための抵抗Ｒ１２，Ｒ２２，Ｒ３２を設け、導電ライン
ＬＡを介して各定電流源の抵抗Ｒ１２，Ｒ２２，Ｒ３２
の一端側を電源端子ＰＡに結合し、導電ラインＬＢを介
して各定電流源の抵抗Ｒ１１，Ｒ２１，Ｒ３１の一端側
を電源端子ＰＢに結合し、各抵抗から電源端子ＬＡ，Ｌ
Ｂに至る経路長の和が、複数の定電流源間で互いに等し
くなるようにレイアウトして、複数の定電流源間の寄生
抵抗条件を揃え、定電流源間の相対精度の向上を図る。
上を図ることにある。 【構成】 抵抗Ｒ１１，Ｒ２１，Ｒ３１と、当該抵抗に
並列接続されることによって定電流源の一部を形成する
ための抵抗Ｒ１２，Ｒ２２，Ｒ３２を設け、導電ライン
ＬＡを介して各定電流源の抵抗Ｒ１２，Ｒ２２，Ｒ３２
の一端側を電源端子ＰＡに結合し、導電ラインＬＢを介
して各定電流源の抵抗Ｒ１１，Ｒ２１，Ｒ３１の一端側
を電源端子ＰＢに結合し、各抵抗から電源端子ＬＡ，Ｌ
Ｂに至る経路長の和が、複数の定電流源間で互いに等し
くなるようにレイアウトして、複数の定電流源間の寄生
抵抗条件を揃え、定電流源間の相対精度の向上を図る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、さら
にはそれに含まれる複数の定電流源の相対精度を向上さ
せるための技術に関し、例えばディジタル入力データを
アナログ信号に変換するためのＤ／Ａコンバータに適用
して有効な技術に関する。
にはそれに含まれる複数の定電流源の相対精度を向上さ
せるための技術に関し、例えばディジタル入力データを
アナログ信号に変換するためのＤ／Ａコンバータに適用
して有効な技術に関する。
【０００２】
【従来の技術】計測、制御、通信等の各種分野でディジ
タル化が進められ、それに伴い、アナログ信号をディジ
タル信号に変換するためのＡ／Ｄコンバータや、その逆
にディジタル信号をアナログ信号に変換するためのＤ／
Ａコンバータが重要となる。
タル化が進められ、それに伴い、アナログ信号をディジ
タル信号に変換するためのＡ／Ｄコンバータや、その逆
にディジタル信号をアナログ信号に変換するためのＤ／
Ａコンバータが重要となる。
【０００３】ところで、Ｄ／Ａコンバータの基本構成と
して、２進化荷重された定電流源源に流れる電流が、デ
ィジタル入力信号に応じて加算されることによって、ア
ナログ信号を得るようにした「荷重抵抗形」や、はしご
形抵抗回路網を使用してディジタル入力データに対応す
るアナログ信号を得るようにした「はしご形」を挙げる
ことができる。
して、２進化荷重された定電流源源に流れる電流が、デ
ィジタル入力信号に応じて加算されることによって、ア
ナログ信号を得るようにした「荷重抵抗形」や、はしご
形抵抗回路網を使用してディジタル入力データに対応す
るアナログ信号を得るようにした「はしご形」を挙げる
ことができる。
【０００４】そのようなＤ／Ａコンバータ等に使用され
る定電流源は、例えば、図３に示されるように、ｎｐｎ
形バイポーラトランジスタ（以下、単に「トランジス
タ」という）Ｔ１，Ｔ２，Ｔ３と、各トランジスタに直
列接続された抵抗Ｒ１，Ｒ２，Ｒ３とを含んで構成され
る。トランジスタＴ１〜Ｔ３のベース電極には、所定の
基準電圧Ｖｒｅｆが供給されるようになってる。ＲＡ
１，ＲＡ２，ＲＡ３は、それぞれ配線経路の寄生抵抗
（配線抵抗）を示し、また、ＰＡは負極側の電源端子を
示している。トランジスタＴ１〜Ｔ３のベース電極に基
準電圧Ｖｒｅｆが供給されることによって、それに応じ
た定電流Ｉｃ１、Ｉｃ２、Ｉｃ３が流れる。Ｄ／Ａコン
バータにおいて、そのような定電流が、ディジタル入力
信号に応じて加算されるようになっている。
る定電流源は、例えば、図３に示されるように、ｎｐｎ
形バイポーラトランジスタ（以下、単に「トランジス
タ」という）Ｔ１，Ｔ２，Ｔ３と、各トランジスタに直
列接続された抵抗Ｒ１，Ｒ２，Ｒ３とを含んで構成され
る。トランジスタＴ１〜Ｔ３のベース電極には、所定の
基準電圧Ｖｒｅｆが供給されるようになってる。ＲＡ
１，ＲＡ２，ＲＡ３は、それぞれ配線経路の寄生抵抗
（配線抵抗）を示し、また、ＰＡは負極側の電源端子を
示している。トランジスタＴ１〜Ｔ３のベース電極に基
準電圧Ｖｒｅｆが供給されることによって、それに応じ
た定電流Ｉｃ１、Ｉｃ２、Ｉｃ３が流れる。Ｄ／Ａコン
バータにおいて、そのような定電流が、ディジタル入力
信号に応じて加算されるようになっている。
【０００５】尚、Ｄ／Ａコンバータについて記載された
文献の例としては、１９７７年にＪｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ社から発行された「Ａｈａｌｙｓｉｓ
ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ（Ｐ．２３６）」があ
る。
文献の例としては、１９７７年にＪｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ社から発行された「Ａｈａｌｙｓｉｓ
ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ（Ｐ．２３６）」があ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、複数の
定電流回路が配列されて成る半導体集積回路について本
発明者が検討したところ、各トランジスタＴ１〜Ｔ３の
エミッタ電極から電源端子ＰＡまでの配線長が異なるた
め、例えば抵抗Ｒ１〜Ｒ３の抵抗比と、トランジスタの
ベース・エミッタ間電圧（Ｖｂｅ）の比を利用して定電
流源を構成するとき、導電ラインの寄生抵抗ＲＡ１〜Ｒ
Ａ３の存在により、ノードＮ１，Ｎ２，Ｎ３の電圧が異
なってしまうために、複数の定電流源の相対精度が不所
望に低下してしまうことが見出された。また、この相対
精度向上のため、各抵抗Ｒ１〜Ｒ３から電源端子ＰＡま
での導電ラインの長さを全て等しくすることが考えられ
るが、定電流源の数が多くなるに従い、配線領域が大き
くなるため、そのような配線によって、チップサイズの
増大を招く虞がある。
定電流回路が配列されて成る半導体集積回路について本
発明者が検討したところ、各トランジスタＴ１〜Ｔ３の
エミッタ電極から電源端子ＰＡまでの配線長が異なるた
め、例えば抵抗Ｒ１〜Ｒ３の抵抗比と、トランジスタの
ベース・エミッタ間電圧（Ｖｂｅ）の比を利用して定電
流源を構成するとき、導電ラインの寄生抵抗ＲＡ１〜Ｒ
Ａ３の存在により、ノードＮ１，Ｎ２，Ｎ３の電圧が異
なってしまうために、複数の定電流源の相対精度が不所
望に低下してしまうことが見出された。また、この相対
精度向上のため、各抵抗Ｒ１〜Ｒ３から電源端子ＰＡま
での導電ラインの長さを全て等しくすることが考えられ
るが、定電流源の数が多くなるに従い、配線領域が大き
くなるため、そのような配線によって、チップサイズの
増大を招く虞がある。
【０００７】本発明の目的は、複数の定電流源が配列さ
れる場合の定電流源間の相対精度の向上を図ることにあ
る。
れる場合の定電流源間の相対精度の向上を図ることにあ
る。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、第１抵抗と、この第１抵抗に並
列接続されることによって定電流源の一部を形成するた
めの第２抵抗とを設け、さらに、第１導電ラインを介し
て各定電流源の第１抵抗の他端側が電源端子に結合する
とともに、上記第１導電ラインとは別個の第２導電ライ
ンを介して各定電流源の第２抵抗の他端側を電源端子に
結合し、上記第１抵抗から上記電源端子に至る電流経路
長と、上記第２抵抗から上記電源端子に至る電流経路長
との和が、複数の定電流源間でほぼ互いに等しくなるよ
うに半導体集積回路を構成する。
列接続されることによって定電流源の一部を形成するた
めの第２抵抗とを設け、さらに、第１導電ラインを介し
て各定電流源の第１抵抗の他端側が電源端子に結合する
とともに、上記第１導電ラインとは別個の第２導電ライ
ンを介して各定電流源の第２抵抗の他端側を電源端子に
結合し、上記第１抵抗から上記電源端子に至る電流経路
長と、上記第２抵抗から上記電源端子に至る電流経路長
との和が、複数の定電流源間でほぼ互いに等しくなるよ
うに半導体集積回路を構成する。
【００１１】また、第１抵抗と、この第１抵抗と互いに
値が等しく、且つ、当該第１抵抗に並列接続されること
によって定電流源の一部を形成するための第２抵抗とを
設け、さらに、第１導電ラインを介して各定電流源の第
１抵抗の他端側が電源端子に結合するとともに、上記第
１導電ラインとは別個の第２導電ラインを介して各定電
流源の第２抵抗の他端側を電源端子に結合し、上記第１
抵抗から上記電源端子に至る電流経路の抵抗値と、上記
第２抵抗から上記電源端子に至る電流経路の抵抗値との
和が、複数の定電流源間でほぼ互いにほぼ等しくなるよ
うにレイアウトすることによって半導体集積回路を構成
する。
値が等しく、且つ、当該第１抵抗に並列接続されること
によって定電流源の一部を形成するための第２抵抗とを
設け、さらに、第１導電ラインを介して各定電流源の第
１抵抗の他端側が電源端子に結合するとともに、上記第
１導電ラインとは別個の第２導電ラインを介して各定電
流源の第２抵抗の他端側を電源端子に結合し、上記第１
抵抗から上記電源端子に至る電流経路の抵抗値と、上記
第２抵抗から上記電源端子に至る電流経路の抵抗値との
和が、複数の定電流源間でほぼ互いにほぼ等しくなるよ
うにレイアウトすることによって半導体集積回路を構成
する。
【００１２】さらに、上記のような定電流源を含んでＤ
／Ａコンバータを構成する。
／Ａコンバータを構成する。
【００１３】
【作用】上記した手段によれば、上記第１抵抗から上記
電源端子に至る電流経路長と、上記第２抵抗から上記電
源端子に至る電流経路長との和、若しくは当該経路の抵
抗値の和が、複数の定電流源間でほぼ互いに等しいこと
は、複数の定電流源間における導電ラインの寄生抵抗条
件を揃えるように作用し、このことが、複数の定電流源
が配列される場合の定電流源間の相対精度の向上を達成
する。
電源端子に至る電流経路長と、上記第２抵抗から上記電
源端子に至る電流経路長との和、若しくは当該経路の抵
抗値の和が、複数の定電流源間でほぼ互いに等しいこと
は、複数の定電流源間における導電ラインの寄生抵抗条
件を揃えるように作用し、このことが、複数の定電流源
が配列される場合の定電流源間の相対精度の向上を達成
する。
【００１４】
【実施例】図２には本発明の一実施例にかかるＤ／Ａコ
ンバータが示される。
ンバータが示される。
【００１５】図２に示されるＤ／Ａコンバータは、特に
制限されないが、公知の半導体集積回路製造技術によ
り、例えば単結晶シリコン基板などの一つの半導体基板
に形成される。
制限されないが、公知の半導体集積回路製造技術によ
り、例えば単結晶シリコン基板などの一つの半導体基板
に形成される。
【００１６】図２に示されるＤ／Ａコンバータは、特に
制限されないが、１２ビットのディジタル入力信号（Ｂ
１〜Ｂ１２）をアナログ信号に変換する機能を有し、上
位ビットの切換わる部分での誤差を分散するようにした
セグメント方式とされる。上位３ビット（Ｂ１〜Ｂ３）
をデコードするためのセグメントデコーダ１１が設けら
れ、このセグメントデコーダの出力によって切換え制御
されるスイッチ回路１２〜１９が設けられている。そし
てこのスイッチ１２〜１９に対応して８個の等荷重電流
源（定電流源）１００が設けられ、上位３ビット（Ｂ１
〜Ｂ３）のフルスケールが、８セグメントに分割される
ようになっている。つまり、上位３ビット（Ｂ１〜Ｂ
３）の切換え毎に上記８個の等荷重電流源１００が順に
１個づつアナログ出力端子ｏｕｔに結合されるように動
作される。等荷重電流源１００は、後に詳述するよう
に、基準電圧Ｖｒｅｆによって制御されるｎｐｎ形バイ
ポーラトランジスタ（単に、「トランジスタ」という）
Ｔ１〜Ｔ８と、それに結合された抵抗回路Ｒとを含む。
各等荷重電流源間の相対精度を上げるため、一つのトラ
ンジスタのエミッタ電極に二つの抵抗が結合され、当該
抵抗の他端がそれぞれ電源端子ＰＡ、ＰＢに結合されて
いる。
制限されないが、１２ビットのディジタル入力信号（Ｂ
１〜Ｂ１２）をアナログ信号に変換する機能を有し、上
位ビットの切換わる部分での誤差を分散するようにした
セグメント方式とされる。上位３ビット（Ｂ１〜Ｂ３）
をデコードするためのセグメントデコーダ１１が設けら
れ、このセグメントデコーダの出力によって切換え制御
されるスイッチ回路１２〜１９が設けられている。そし
てこのスイッチ１２〜１９に対応して８個の等荷重電流
源（定電流源）１００が設けられ、上位３ビット（Ｂ１
〜Ｂ３）のフルスケールが、８セグメントに分割される
ようになっている。つまり、上位３ビット（Ｂ１〜Ｂ
３）の切換え毎に上記８個の等荷重電流源１００が順に
１個づつアナログ出力端子ｏｕｔに結合されるように動
作される。等荷重電流源１００は、後に詳述するよう
に、基準電圧Ｖｒｅｆによって制御されるｎｐｎ形バイ
ポーラトランジスタ（単に、「トランジスタ」という）
Ｔ１〜Ｔ８と、それに結合された抵抗回路Ｒとを含む。
各等荷重電流源間の相対精度を上げるため、一つのトラ
ンジスタのエミッタ電極に二つの抵抗が結合され、当該
抵抗の他端がそれぞれ電源端子ＰＡ、ＰＢに結合されて
いる。
【００１７】そして、下位ビット（Ｂ４〜Ｂ１２）につ
いてのディジタル入力データをアナログ信号に変換する
ための下位ビット用Ｄ／Ａ変換部２００が設けられる。
この下位ビット用Ｄ／Ａ変換部２００は、ディジタル入
力信号Ｂ４〜Ｂ１２によって動作制御されるスイッチ回
路２４〜３２と、このスイッチを介してアナログ出力端
子ｏｕｔに流れる電流を供給するための電流源とを含
む。この電流源は、トランジスタＴ１０〜Ｔ２０と、そ
れに結合された、はしご形抵抗回路Ｒ４０〜Ｒ４５とを
含んで成る。上記トランジスタＴ１０〜Ｔ１５、及びＴ
１６〜Ｔ２０のベース電極には、それぞれ所定のバイア
ス電圧が供給されるようになっている。
いてのディジタル入力データをアナログ信号に変換する
ための下位ビット用Ｄ／Ａ変換部２００が設けられる。
この下位ビット用Ｄ／Ａ変換部２００は、ディジタル入
力信号Ｂ４〜Ｂ１２によって動作制御されるスイッチ回
路２４〜３２と、このスイッチを介してアナログ出力端
子ｏｕｔに流れる電流を供給するための電流源とを含
む。この電流源は、トランジスタＴ１０〜Ｔ２０と、そ
れに結合された、はしご形抵抗回路Ｒ４０〜Ｒ４５とを
含んで成る。上記トランジスタＴ１０〜Ｔ１５、及びＴ
１６〜Ｔ２０のベース電極には、それぞれ所定のバイア
ス電圧が供給されるようになっている。
【００１８】この下位ビット用Ｄ／Ａ変換部２００によ
って各セグメントの中間値が補間される。つまり、１セ
グメント分をフルスケールとして、その間を９ビット精
度で補間される。
って各セグメントの中間値が補間される。つまり、１セ
グメント分をフルスケールとして、その間を９ビット精
度で補間される。
【００１９】図１には上位３ビット（Ｂ１〜Ｂ３）に対
する等荷重電流源１００の一部が拡大して示される。
する等荷重電流源１００の一部が拡大して示される。
【００２０】ｎｐｎ形バイポーラトランジスタ（単に
「トランジスタ」という）Ｔ１，Ｔ２，Ｔ３と、各トラ
ンジスタに結合された抵抗Ｒ１１，Ｒ１２、Ｒ２１，Ｒ
２２、Ｒ３１，Ｒ３２とを含んで、それぞれ定電流源が
形成される。トランジスタＴ１〜Ｔ３のベース電極に
は、所定の基準電圧Ｖｒｅｆが供給されるようになって
る。トランジスタＴ１〜Ｔ３のベース電極に基準電圧Ｖ
ｒｅｆが供給されることによって、それに応じた定電流
Ｉｃ１、Ｉｃ２、Ｉｃ３が流れる。Ｄ／Ａコンバータに
おいて、そのような定電流が、ディジタル入力信号に応
じて加算される。
「トランジスタ」という）Ｔ１，Ｔ２，Ｔ３と、各トラ
ンジスタに結合された抵抗Ｒ１１，Ｒ１２、Ｒ２１，Ｒ
２２、Ｒ３１，Ｒ３２とを含んで、それぞれ定電流源が
形成される。トランジスタＴ１〜Ｔ３のベース電極に
は、所定の基準電圧Ｖｒｅｆが供給されるようになって
る。トランジスタＴ１〜Ｔ３のベース電極に基準電圧Ｖ
ｒｅｆが供給されることによって、それに応じた定電流
Ｉｃ１、Ｉｃ２、Ｉｃ３が流れる。Ｄ／Ａコンバータに
おいて、そのような定電流が、ディジタル入力信号に応
じて加算される。
【００２１】各トランジスタＴ１，Ｔ２，Ｔ３のエミッ
タ電極には、それぞれ当該トランジスタとともに定電流
源を形成するための抵抗Ｔ１１，Ｒ１２、Ｒ２１，Ｒ２
２、Ｒ３１，Ｒ３２が結合され、そのような抵抗を介し
て、各定電流源毎に、二つの電流経路が形成される。す
なわち、各定電流源における抵抗Ｒ１２、Ｒ２２，Ｒ３
２の他端が、導電ライン（電流経路）ＬＡによって電源
端子ＰＡに結合されることによって一方の電流経路が形
成され、各定電流源における抵抗Ｒ１１，Ｒ２１，Ｒ３
１の他端が、導電ラインＬＢによって電源端子ＰＢに結
合されることによって他方の電流経路が形成される。こ
こで、電源端子ＰＡ、及び電源端子ＰＢは、特に制限さ
れないが、当該半導体集積回路における低電位側電源端
子であり、互いに同一電位レベルとされる。また、ＲＡ
１，ＲＡ２，ＲＡ３はそれぞれ導電ラインＬＡにおける
寄生抵抗とされ、ＲＢ１，ＲＢ２，ＲＢ３はそれぞれ導
電ラインＬＢにおける寄生抵抗とされる。
タ電極には、それぞれ当該トランジスタとともに定電流
源を形成するための抵抗Ｔ１１，Ｒ１２、Ｒ２１，Ｒ２
２、Ｒ３１，Ｒ３２が結合され、そのような抵抗を介し
て、各定電流源毎に、二つの電流経路が形成される。す
なわち、各定電流源における抵抗Ｒ１２、Ｒ２２，Ｒ３
２の他端が、導電ライン（電流経路）ＬＡによって電源
端子ＰＡに結合されることによって一方の電流経路が形
成され、各定電流源における抵抗Ｒ１１，Ｒ２１，Ｒ３
１の他端が、導電ラインＬＢによって電源端子ＰＢに結
合されることによって他方の電流経路が形成される。こ
こで、電源端子ＰＡ、及び電源端子ＰＢは、特に制限さ
れないが、当該半導体集積回路における低電位側電源端
子であり、互いに同一電位レベルとされる。また、ＲＡ
１，ＲＡ２，ＲＡ３はそれぞれ導電ラインＬＡにおける
寄生抵抗とされ、ＲＢ１，ＲＢ２，ＲＢ３はそれぞれ導
電ラインＬＢにおける寄生抵抗とされる。
【００２２】そのような定電流源において、抵抗Ｒ１
１，Ｒ１２の並列合成抵抗値、抵抗Ｒ２１，Ｒ２２の並
列合成抵抗値、抵抗Ｒ３１，Ｒ３２の並列合成抵抗値
は、それぞれ図３に示される回路における抵抗Ｒ１，Ｒ
２，Ｒ３に対応する。つまり、本実施例においては、定
電流源を形成するための抵抗を、二つの抵抗の並列接続
によって実現している。
１，Ｒ１２の並列合成抵抗値、抵抗Ｒ２１，Ｒ２２の並
列合成抵抗値、抵抗Ｒ３１，Ｒ３２の並列合成抵抗値
は、それぞれ図３に示される回路における抵抗Ｒ１，Ｒ
２，Ｒ３に対応する。つまり、本実施例においては、定
電流源を形成するための抵抗を、二つの抵抗の並列接続
によって実現している。
【００２３】そして、そのように並列接続される抵抗の
うち、一方の抵抗Ｒ１２，Ｒ２２，Ｒ３２から電源端子
ＰＡに至る電流経路ＬＡの長さと、他方の抵抗Ｒ１１，
Ｒ２１，Ｒ３１から電源端子ＰＢに至る電流経路ＬＢの
長さとの和が、上記複数の定電流源間で互いにほぼ等し
くなるようにレイアウトされている。つまり、抵抗Ｒ１
２から電源端子ＰＡに至る電流経路長と、抵抗Ｒ１１か
ら電源端子ＰＢに至る電流経路長との和をＬ１とし、抵
抗Ｒ２２から電源端子ＰＡに至る電流経路長と、抵抗Ｒ
２１から電源端子ＰＢに至る電流経路長との和をＬ２と
し、抵抗Ｒ３２から電源端子ＰＡに至る電流経路長と、
抵抗Ｒ３１から電源端子ＰＢに至る電流経路長との和を
Ｌ３としたとき、Ｌ１，Ｌ２，Ｌ３がほぼ等しくなる。
この結果、ノードＮ１，Ｎ２，Ｎ３の電位をそれぞれＶ
Ｎ１，ＶＮ２，ＶＮ３とした場合に、ＶＮ１＜ＶＮ２＜
ＶＮ３の関係になるのに対して、ノードＮ４，Ｎ５，Ｎ
６の電位をそれぞれＶＮ４，ＶＮ５，ＶＮ６とした場合
に、ＶＮ４＞ＶＮ５＞ＶＮ６の関係になる。つまり、Ｌ
Ａ，ＬＢにおける電位レベルが、それぞれ電源端子Ｐ
Ａ、ＰＢに向かって下がることから、抵抗Ｒ１１，Ｒ２
１，Ｒ３１，Ｒ１２，Ｒ２２，Ｒ３２を流れる電流Ｉ１
１，Ｉ２１，Ｉ３１，Ｉ１２，Ｉ２２，Ｉ３２の関係
は、Ｉ１１＜Ｉ２１＜Ｉ３１、そして、Ｉ１２＞Ｉ２２
＞Ｉ３２となる。各定電流源の電流は、Ｉ１１＋Ｉ１
２，Ｉ２１＋Ｉ２２、Ｉ３１＋Ｉ３２であり、それらが
互いにほぼ等しくなるから、各定電流源において、経路
の寄生抵抗に起因する電流のばらつきが修正され、トラ
ンジスタＴ１，Ｔ２，Ｔ３の定電流Ｉｃ１，Ｉｃ２，Ｉ
ｃ３は、互いにほぼ等しくなる。つまり、電流経路ＬＡ
における電流のばらつきが、電流経路ＬＢに流れる電流
によって補正されることによって、各定電流源間の相対
精度が改善される。
うち、一方の抵抗Ｒ１２，Ｒ２２，Ｒ３２から電源端子
ＰＡに至る電流経路ＬＡの長さと、他方の抵抗Ｒ１１，
Ｒ２１，Ｒ３１から電源端子ＰＢに至る電流経路ＬＢの
長さとの和が、上記複数の定電流源間で互いにほぼ等し
くなるようにレイアウトされている。つまり、抵抗Ｒ１
２から電源端子ＰＡに至る電流経路長と、抵抗Ｒ１１か
ら電源端子ＰＢに至る電流経路長との和をＬ１とし、抵
抗Ｒ２２から電源端子ＰＡに至る電流経路長と、抵抗Ｒ
２１から電源端子ＰＢに至る電流経路長との和をＬ２と
し、抵抗Ｒ３２から電源端子ＰＡに至る電流経路長と、
抵抗Ｒ３１から電源端子ＰＢに至る電流経路長との和を
Ｌ３としたとき、Ｌ１，Ｌ２，Ｌ３がほぼ等しくなる。
この結果、ノードＮ１，Ｎ２，Ｎ３の電位をそれぞれＶ
Ｎ１，ＶＮ２，ＶＮ３とした場合に、ＶＮ１＜ＶＮ２＜
ＶＮ３の関係になるのに対して、ノードＮ４，Ｎ５，Ｎ
６の電位をそれぞれＶＮ４，ＶＮ５，ＶＮ６とした場合
に、ＶＮ４＞ＶＮ５＞ＶＮ６の関係になる。つまり、Ｌ
Ａ，ＬＢにおける電位レベルが、それぞれ電源端子Ｐ
Ａ、ＰＢに向かって下がることから、抵抗Ｒ１１，Ｒ２
１，Ｒ３１，Ｒ１２，Ｒ２２，Ｒ３２を流れる電流Ｉ１
１，Ｉ２１，Ｉ３１，Ｉ１２，Ｉ２２，Ｉ３２の関係
は、Ｉ１１＜Ｉ２１＜Ｉ３１、そして、Ｉ１２＞Ｉ２２
＞Ｉ３２となる。各定電流源の電流は、Ｉ１１＋Ｉ１
２，Ｉ２１＋Ｉ２２、Ｉ３１＋Ｉ３２であり、それらが
互いにほぼ等しくなるから、各定電流源において、経路
の寄生抵抗に起因する電流のばらつきが修正され、トラ
ンジスタＴ１，Ｔ２，Ｔ３の定電流Ｉｃ１，Ｉｃ２，Ｉ
ｃ３は、互いにほぼ等しくなる。つまり、電流経路ＬＡ
における電流のばらつきが、電流経路ＬＢに流れる電流
によって補正されることによって、各定電流源間の相対
精度が改善される。
【００２４】通常、半導体集積回路においては複数の電
源端子が要所に形成されることから、電源端子ＰＡ，Ｐ
Ｂの形成は、そのような複数の電源端子を利用すること
によって容易に実現することができる。また、多相構造
の半導体集積回路においては、異なる配線層を使用する
ことによって、図１に示されるような素子及び経路のレ
イアウトは、非常に容易とされる。
源端子が要所に形成されることから、電源端子ＰＡ，Ｐ
Ｂの形成は、そのような複数の電源端子を利用すること
によって容易に実現することができる。また、多相構造
の半導体集積回路においては、異なる配線層を使用する
ことによって、図１に示されるような素子及び経路のレ
イアウトは、非常に容易とされる。
【００２５】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２６】（１）抵抗Ｒ１１，Ｒ２１，Ｒ３１と、こ
の抵抗と互いに値が等しく、且つ、当該抵抗に並列接続
されることによって定電流源の一部を形成するための抵
抗Ｒ１２，Ｒ２２，Ｒ３２とを含み、導電ラインＬＡを
介して各定電流源の抵抗Ｒ１２，Ｒ２２，Ｒ３２の他端
側を電源端子ＰＡに結合し、導電ラインＬＢを介して各
定電流源の抵抗Ｒ１１，Ｒ２１，Ｒ３１の他端側を電源
端子ＰＢに結合して、各抵抗から電源端子ＬＡ，ＬＢに
至る経路の和が、複数の定電流源間で互いに等しくなる
ようにレイアウトすることによって、複数の定電流源間
の寄生抵抗条件を揃えることができ、それによって定電
流源間の相対精度の向上を図ることができる。
の抵抗と互いに値が等しく、且つ、当該抵抗に並列接続
されることによって定電流源の一部を形成するための抵
抗Ｒ１２，Ｒ２２，Ｒ３２とを含み、導電ラインＬＡを
介して各定電流源の抵抗Ｒ１２，Ｒ２２，Ｒ３２の他端
側を電源端子ＰＡに結合し、導電ラインＬＢを介して各
定電流源の抵抗Ｒ１１，Ｒ２１，Ｒ３１の他端側を電源
端子ＰＢに結合して、各抵抗から電源端子ＬＡ，ＬＢに
至る経路の和が、複数の定電流源間で互いに等しくなる
ようにレイアウトすることによって、複数の定電流源間
の寄生抵抗条件を揃えることができ、それによって定電
流源間の相対精度の向上を図ることができる。
【００２７】（２）そして、上記のような定電流源を等
荷重電流源として用いることによって、より精度の高い
Ｄ／Ａコンバータを容易に形成することができる。
荷重電流源として用いることによって、より精度の高い
Ｄ／Ａコンバータを容易に形成することができる。
【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２９】例えば上記実施例では、各定電流源におい
て、並列接続される抵抗のうち、一方の抵抗Ｒ１２，Ｒ
２２，Ｒ３２から電源端子ＰＡに至る電流経路ＬＡの長
さと、他方の抵抗Ｒ１１，Ｒ２１，Ｒ３１から電源端子
ＰＢに至る電流経路ＬＢの長さとの和が、上記複数の定
電流源間で互いにほぼ等しくなるようにレイアウトされ
たが、経路の寄生抵抗値に着目した場合、抵抗Ｒ１２か
ら電源端子ＰＡに至る電流経路の寄生抵抗値と、抵抗Ｒ
１１から電源端子ＰＢに至る電流経路の寄生抵抗値の和
をＲ０１とし、抵抗Ｒ２２から電源端子ＰＡに至る電流
経路の寄生抵抗値と、抵抗Ｒ２１から電源端子ＰＢに至
る電流経路の寄生抵抗値の和をＲ０２とし、抵抗Ｒ３２
から電源端子ＰＡに至る電流経路の寄生抵抗値と、抵抗
Ｒ３１から電源端子ＰＢに至る電流経路の寄生抵抗値と
の和をＲ０３とした場合、Ｒ０１，Ｒ０２，Ｒ０３がほ
ぼ等しくなるようにレイアウトしても良い。
て、並列接続される抵抗のうち、一方の抵抗Ｒ１２，Ｒ
２２，Ｒ３２から電源端子ＰＡに至る電流経路ＬＡの長
さと、他方の抵抗Ｒ１１，Ｒ２１，Ｒ３１から電源端子
ＰＢに至る電流経路ＬＢの長さとの和が、上記複数の定
電流源間で互いにほぼ等しくなるようにレイアウトされ
たが、経路の寄生抵抗値に着目した場合、抵抗Ｒ１２か
ら電源端子ＰＡに至る電流経路の寄生抵抗値と、抵抗Ｒ
１１から電源端子ＰＢに至る電流経路の寄生抵抗値の和
をＲ０１とし、抵抗Ｒ２２から電源端子ＰＡに至る電流
経路の寄生抵抗値と、抵抗Ｒ２１から電源端子ＰＢに至
る電流経路の寄生抵抗値の和をＲ０２とし、抵抗Ｒ３２
から電源端子ＰＡに至る電流経路の寄生抵抗値と、抵抗
Ｒ３１から電源端子ＰＢに至る電流経路の寄生抵抗値と
の和をＲ０３とした場合、Ｒ０１，Ｒ０２，Ｒ０３がほ
ぼ等しくなるようにレイアウトしても良い。
【００３０】上記実施例では、セグメント方式のＤ／Ａ
コンバータの定電流源に本発明を適用した場合について
説明したが、荷重抵抗を用いたＤ／Ａコンバータ、はし
ご形抵抗を用いたＤ／Ａコンバータなど、各種コンバー
タに適用することができる。また、上記実施例では能動
素子としてｎｐｎ形バイポーラトランジスタを適用した
が、ｐｎｐ形バイポーラトランジスタや、電界効果トラ
ンジスタを用いることができる。入力データのビット数
は任意であり、それに対応して定電流源の数を変更する
ことができる。
コンバータの定電流源に本発明を適用した場合について
説明したが、荷重抵抗を用いたＤ／Ａコンバータ、はし
ご形抵抗を用いたＤ／Ａコンバータなど、各種コンバー
タに適用することができる。また、上記実施例では能動
素子としてｎｐｎ形バイポーラトランジスタを適用した
が、ｐｎｐ形バイポーラトランジスタや、電界効果トラ
ンジスタを用いることができる。入力データのビット数
は任意であり、それに対応して定電流源の数を変更する
ことができる。
【００３１】図１では左側に電源端子ＰＡが形成され、
右側に電源端子ＰＢが形成されたが、電源端子の形成位
置や、それへの配線引回し方向は半導体集積回路のレイ
アウトにおいて、任意とされる。尚、図１における二つ
の電源端子ＰＡ、ＰＢを、一つの電源端子に置き変える
ことができる。
右側に電源端子ＰＢが形成されたが、電源端子の形成位
置や、それへの配線引回し方向は半導体集積回路のレイ
アウトにおいて、任意とされる。尚、図１における二つ
の電源端子ＰＡ、ＰＢを、一つの電源端子に置き変える
ことができる。
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤ／Ａ
コンバータに適用した場合について説明したが、本発明
はそれに限定されるものではなく、各種アナログ系回路
における定電流源として広く半導体集積回路に適用する
ことができる。
なされた発明をその背景となった利用分野であるＤ／Ａ
コンバータに適用した場合について説明したが、本発明
はそれに限定されるものではなく、各種アナログ系回路
における定電流源として広く半導体集積回路に適用する
ことができる。
【００３３】本発明は、少なくとも電流制御を行うこと
を条件に適用することができる。
を条件に適用することができる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３５】すなわち、第１抵抗から上記電源端子に至
る電流経路長と、第２抵抗から電源端子に至る電流経路
長との和、若しくは当該経路の寄生抵抗値の和が、複数
の定電流源間で互いにほぼ等しくされることにより、複
数の定電流源間の寄生抵抗条件が揃えられ、それによっ
て、複数の定電流源が配列される場合の定電流源間の相
対精度の向上を図ることができる。またそのような定電
流源を含むＤ／Ａコンバータを構成することができ、当
該Ｄ／Ａコンバータの精度向上を図ることができる。
る電流経路長と、第２抵抗から電源端子に至る電流経路
長との和、若しくは当該経路の寄生抵抗値の和が、複数
の定電流源間で互いにほぼ等しくされることにより、複
数の定電流源間の寄生抵抗条件が揃えられ、それによっ
て、複数の定電流源が配列される場合の定電流源間の相
対精度の向上を図ることができる。またそのような定電
流源を含むＤ／Ａコンバータを構成することができ、当
該Ｄ／Ａコンバータの精度向上を図ることができる。
【図１】本発明の一実施例であるＤ／Ａコンバータの主
要部構成回路図である。
要部構成回路図である。
【図２】本発明の一実施例であるＤ／Ａコンバータの全
体的な構成回路図である。
体的な構成回路図である。
【図３】定電流源の一般的な構成例回路図である。
１１ セグメントデコーダ １２〜１９ スイッチ回路 ２４〜３２ スイッチ回路 １００ 等荷重電流源 ２００ 下位ビット用Ｄ／Ａ変換部 Ｔ１〜Ｔ８ トランジスタ Ｔ１０〜Ｔ２０ トランジスタ Ｒ１１，Ｒ２１，Ｒ３１ 抵抗 Ｒ１２，Ｒ２２，Ｒ３２ 抵抗 ＬＡ，ＬＢ 電流経路 ＰＡ，ＰＢ 電源端子 ＲＡ１〜ＲＡ３ 寄生抵抗 ＲＢ１〜ＲＢ３ 寄生抵抗
Claims (4)
- 【請求項１】 複数の定電流源を含む半導体集積回路に
おいて、上記複数の定電流源は、それぞれ定電流源の電
流経路の一部を形成する第１抵抗と、上記電流経路を分
岐するように上記第１抵抗に結合された第２抵抗とを含
み、第１導電ラインを介して各定電流源の第１抵抗の他
端側が電源端子に結合されるとともに、上記第１導電ラ
インとは別個の第２導電ラインを介して各定電流源の第
２抵抗の他端側が電源端子に結合され、上記第１抵抗か
ら上記電源端子に至る電流経路長と、上記第２抵抗から
上記電源端子に至る電流経路長との和が、上記複数の定
電流源間で互いにほぼ等しくされて成ることを特徴とす
る半導体集積回路。 - 【請求項２】 複数の定電流源を含む半導体集積回路に
おいて、上記複数の定電流源は、それぞれ定電流源の電
流経路の一部を形成する第１抵抗と、上記電流経路を分
岐するように上記第１抵抗に結合された第２抵抗とを含
み、第１導電ラインを介して各定電流源の第１抵抗の他
端側が電源端子に結合されるとともに、上記第１導電ラ
インとは別個の第２導電ラインを介して各定電流源の第
２抵抗の他端側が電源端子に結合され、上記第１抵抗か
ら上記電源端子に至る電流経路の寄生抵抗値と、上記第
２抵抗から上記電源端子に至る電流経路長の寄生抵抗値
との和が、上記複数の定電流源間で互いに等しくなるよ
うにレイアウトされて成ることを特徴とする半導体集積
回路。 - 【請求項３】 複数の定電流源と、この定電流源に流れ
る電流をディジタル入力データに基づいて加算すること
によって、ディジタル入力データに対応するアナログ信
号を得るＤ／Ａコンバータにおいて、上記複数の定電流
源は、それぞれ定電流源の電流経路の一部を形成する第
１抵抗と、上記電流経路を分岐するように上記第１抵抗
に結合された第２抵抗とを含み、第１導電ラインを介し
て各定電流源の第１抵抗の他端側が電源端子に結合され
るとともに、上記第１導電ラインとは別個の第２導電ラ
インを介して各定電流源の第２抵抗の他端側が電源端子
に結合され、上記第１抵抗から上記電源端子に至る電流
経路長と、上記第２抵抗から上記電源端子に至る電流経
路長との和が、上記複数の定電流源間で互いにほぼ等し
くされて成ることを特徴とするＤ／Ａコンバータ。 - 【請求項４】 複数の定電流源と、この定電流源に流れ
る電流をディジタル入力データに基づいて加算すること
によって、ディジタル入力データに対応するアナログ信
号を得るＤ／Ａコンバータにおいて、上記複数の定電流
源は、それぞれ定電流源の電流経路の一部を形成する第
１抵抗と、上記電流経路を分岐するように上記第１抵抗
に結合された第２抵抗とを含み、第１導電ラインを介し
て各定電流源の第１抵抗の他端側が電源端子に結合され
るとともに、上記第１導電ラインとは別個の第２導電ラ
インを介して各定電流源の第２抵抗の他端側が電源端子
に結合され、上記第１抵抗から上記電源端子に至る電流
経路の寄生抵抗値と、上記第２抵抗から上記電源端子に
至る電流経路長の寄生抵抗値との和が、上記複数の定電
流源間で互いに等しくなるようにレイアウトされて成る
ことを特徴とするＤ／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32592593A JPH07154260A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路、及びｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32592593A JPH07154260A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路、及びｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154260A true JPH07154260A (ja) | 1995-06-16 |
Family
ID=18182130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32592593A Withdrawn JPH07154260A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路、及びｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014091839A1 (ja) * | 2012-12-13 | 2014-06-19 | 日立オートモティブシステムズ株式会社 | Ｄｃ－ｄｃコンバータ装置 |
-
1993
- 1993-11-30 JP JP32592593A patent/JPH07154260A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014091839A1 (ja) * | 2012-12-13 | 2014-06-19 | 日立オートモティブシステムズ株式会社 | Ｄｃ－ｄｃコンバータ装置 |
| JP2014121117A (ja) * | 2012-12-13 | 2014-06-30 | Hitachi Automotive Systems Ltd | Ｄｃ−ｄｃコンバータ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |