JPH06232707A - しきい値制御された集積回路用入力回路 - Google Patents

しきい値制御された集積回路用入力回路

Info

Publication number
JPH06232707A
JPH06232707A JP5323361A JP32336193A JPH06232707A JP H06232707 A JPH06232707 A JP H06232707A JP 5323361 A JP5323361 A JP 5323361A JP 32336193 A JP32336193 A JP 32336193A JP H06232707 A JPH06232707 A JP H06232707A
Authority
JP
Japan
Prior art keywords
voltage
circuit
input
binary
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5323361A
Other languages
English (en)
Inventor
Harold S Crafts
エス．クラーフツ ハロルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NCR International Inc
Original Assignee
NCR International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NCR International Inc filed Critical NCR International Inc
Publication of JPH06232707A publication Critical patent/JPH06232707A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】動作特性が製造工程および使用環境の影響を受
けないように集積回路のパッド入力回路のしきい値を制
御する方法および装置である。 【構成】本発明は非常に安定な基準供給電圧源を使用す
る。その出力は電圧分割回路により制御され、各パッド
入力回路の入力しきいスイッチング電圧を決定するよう
にされている。この電圧分割器は集積回路上のトランジ
スタよりも正確に（すなわち小さなばらつきで）製造で
き、また一つの供給電圧源でチップ全体のしきい値を設
定できるので、本発明は正確かつ安定な入力スイッチン
グ特性を具備したパッド入力回路を与えることができ
る。さらに、回路入力端のＦＥＴは、それらの値が製造
工程で個別的に変化しても同一の比率で変化するように
マッチングされており、スイッチングの精度が維持でき
ると共にノイズに影響されない性質を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は２進入力回路に関し、特
に集積回路の２進入力回路のしきい電圧を制御する装置
および方法に関する。
【０００２】
【従来の技術】集積回路は標準セルライブラリーから選
んだ標準セルを使って設計される。標準セルライブラリ
ーは直ちに開発できない。そのようなライブラリーはデ
ザイナーがトランジスタごとに、またセルごとに、行な
った設計の積み重ねによる多大の労力の末に作成され
る。通常、ライブラリーを開発するには、当該デバイス
の物理的大きさを確定すること、速度や雑音マージン等
の性能パラメータを所望の大きさに特定すること、セル
を設計すること、セルの設計をシミュレーションするこ
と、そのセル設計を使って複数の原形集積回路を製作す
ること、およびその原形の集積回路の実際の特性を測定
するという一連のサイクルを通して行なわれる。通常、
これらの特性は所望の性能パラメータが満たされるよう
にいろいろのセルの設計変更し直すために使われる。こ
の設計変更を行なうためには第二組の集積回路を作成す
ること及びその変更集積回路の特性を測定することが必
要である。
【０００３】ライブラリーのなかでも非常に重要なセル
の一つがパッド入力セルである。困難な仕事の一つは製
造プロセスに依存しないライブラリーを設計することで
ある。
【０００４】
【発明が解決しようとする課題】本発明の課題は複数の
２進入力回路に供する、非常に安定かつ非常に正確なし
きい電圧（threshold voltage）を設定できる基準電圧
回路（voltage referencecircuit）を与えることであ
る。
【０００５】本発明のもう一つの課題は共通の基準電圧
回路により設定されるしきい電圧を各々に有する２進入
力回路を複数個具備した集積回路を製造するプロセスを
与えることである。
【０００６】
【課題を解決するための手段】本発明の一局面によれ
ば、上記の課題はある型の２進回路を与えることにより
達成できる。この２進回路は第一反転入力端と、第二反
転入力端と、該第一反転入力の入力電圧があるしきい値
分だけ該第二入力の入力電圧を超えると論理レベル低と
なるがそうでないときは論理レベル高となる２進出力電
圧を与える出力端とを有する直列加算増幅器を含む。こ
のしきい電圧は、該第二反転入力端に接続された基準電
圧回路によって、該第二反転入力端に与えられる。
【０００７】本発明の別の局面で、上記課題は各々のデ
ータ入力回路にしきい値制御電圧（threshold control
voltage）をもつようにされた２進集積回路を作成する
プロセスを与えることにより達成される。このプロセス
は、出力端に基準電圧を与える基準電圧回路の所在を特
定するステップと、２進入力電圧を受信する２進入力端
としきい値制御入力端と２進出力端とを有する複数のデ
ータ入力回路の所在を特定するステップと、該基準電圧
出力端を各しきい値制御入力端に接続して２進入力電圧
が論理値０に確定されなくなると共に論理値１に確定さ
れ始める点を確定するしきい電圧を制御するステップと
を含む。
【０００８】本明細書の特許請求の範囲に本発明の主題
を明確に特定したが、本発明は添付の図面および以下の
詳細な説明を参酌することによりよく理解できよう。
【０００９】
【実施例】図１を参照すると集積回路１０の一部が図示
されている。集積回路１０は多数の２進入力回路１２1-
１２Nを有しており、その各々が共通の基準制御電圧源
（reference control voltage supply）１４に接続され
ている。２進入力回路１２1-１２Nは各々それぞれのパ
ッド（PAD）１６1-１６Nに接続される。これらのパッド
において、２進入力信号電圧を与えるための入力線（図
示してなし）が物理的にかつ電気的に接続される。基準
制御電圧源１４は、２進集積回路上に通常存在する電圧
から導出した基準制御電圧を提供する。この基準制御電
圧は、２進入力回路１２1-１２Nの各々のしきい電圧を
設定するのに使用される。このしきい電圧以上のデータ
入力電圧は２進入力回路１２1に２進論理レベル高の応
答を出させ、このしきい値レベル未満の入力電圧は２進
入力回路１２1に２進論理レベル低の出力を出させる。
残りの２進入力回路１２2-１２Nは実質的に同じ応答を
する。
【００１０】ここで図２を参照する。この図には基準制
御電圧源１４のＣＭＯＳ実施例が、複数の２進入力回路
１２1-１２Nの一実施例としての２進入力回路１２1と共
に詳細に示されている。複数の２進入力回路１２1-１２
Nのすべてが、製造上のばらつきを除いて実質的に同一
である。したがって図２に関してただ一つの２進入力回
路１２1のみについて説明する。当業者は図２に示す実
施例が直ちに、ＢiＣＭＯＳ、ＴＴＬその他の論理回路
にも適用できることが了解できよう。
【００１１】基準制御電圧源１４は三つの段から成る。
その第一は直列加算増幅器段である。この直列加算増幅
器段は二つのｐ−チャンネル電界効果トランジスタ（Ｆ
ＥＴ）２０、２１と二つのｎ-チャンネルＦＥＴ２４、
２５から成る。ＣＭＯＳ論理回路の当業者は各ＦＥＴチ
ャンネルが各二つのチャンネル端にチャンネル終端電極
（channel terminating electrode, CTE）と、制御電極
としてのゲートとを有することを認識できよう。ＣＭＯ
Ｓ集積回路内ではＦＥＴは非常に高い対称性を持ってお
り、いかなる電圧線が接続されるかの点を除きソース電
極とドレーン電極の間に全く差がないので、ソース電
極、ドレーン電極よりＣＴＥという呼称がより適切な表
現である。
【００１２】ｐ−チャンネルＦＥＴ２０はその第一ＣＴ
Ｅが集積回路チップ１０の正電圧供給バスＶDDに接続さ
れている。ｐ−チャンネルＦＥＴ２０の第二ＣＴＥはｐ
−チャンネル電界効果トランジスタ２１の第一ＣＴＥと
直列に接続される。ｐ−チャンネルＦＥＴ２１の第二Ｃ
ＴＥはｎ-チャンネルＦＥＴ２４の第一ＣＴＥと直列に
接続される。ｎ-チャンネルＦＥＴ２４の第二ＣＴＥは
第二のｎ-チャンネルＦＥＴ２５の第一ＣＴＥに直列に
接続される。ｎ-チャンネルＦＥＴ２５の第二ＣＴＥは
集積回路チップ１０の回路接地線に接続される。ｐ−チ
ャンネルＦＥＴ２０のゲートはｎ-チャンネルＦＥＴ２
５のゲートに接続される。ＦＥＴ２１のゲートはｎ-チ
ャンネルＦＥＴ２４のゲートに接続される。ＦＥＴ２
１、２２、２４及び２５はこの順に接続されて直列加算
増幅器２６を形成する。ＦＥＴ２１、２４のゲートの共
通接続線は直列加算増幅器２６の反転入力端であり、Ｆ
ＥＴ２０、２５のゲートの共通接続線は直列加算増幅器
２６の第二反転入力端である。この直列加算増幅器２６
の出力端はＦＥＴ２１の第二ＣＴＥとＦＥＴ２４の第一
ＣＴＥの共通接続端である。
【００１３】直列加算増幅器２６の出力端はＣＭＯＳイ
ンバータ３０に接続される。ＣＭＯＳインバータ３０は
ｐ-チャンネルＦＥＴ３２とｎ-チャンネルＦＥＴ３４か
ら成る。ＦＥＴ３２の第一ＣＴＥはＦDDに接続される。
ＦＥＴ３２の第二ＣＴＥはＦＥＴ３４の第一ＣＴＥに直
列に接続される。ＦＥＴ３４の第二ＣＴＥは回路の接地
線に接続される。ＦＥＴ３２のゲートはＦＥＴ３４のゲ
ートに接続されて、両者が一体となってＣＭＯＳインバ
ータ３０の入力端を形成する。ＣＭＯＳインバータ３０
の出力端はＦＥＴ３２の第二ＣＴＥとＦＥＴ３４の第一
ＣＴＥの共通接続線である。
【００１４】インバータ３０の出力端はもう一つのＣＭ
ＯＳインバータ３６に接続される。ＣＭＯＳインバータ
３６はｐ-チャンネルＦＥＴ３８とｎ-チャンネルＦＥＴ
４０とから成る。ＦＥＴ３８の第一ＣＴＥはＶDDに接続
される。ＦＥＴ３８の第二ＣＴＥはＦＥＴ４０の第一Ｃ
ＴＥに直列に接続される。ＦＥＴ４０の第二ＣＴＥは回
路の接地線に接続される。ＦＥＴ３８のゲートはＦＥＴ
４０のゲートに接続され、両ゲートは一緒になってＣＭ
ＯＳ３６の入力端を形成する。ＣＭＯＳインバータ３６
の出力端はＦＥＴ３８の第二ＣＴＥとＦＥＴ４０の第一
ＣＴＥの共通接続線である。
【００１５】直列加算増幅器２６の第一反転入力端は基
準電圧源４２に接続される。この基準電圧源は本実施例
では、論理回路出力電位「高」（ＶLOGIC OUTPUT HIGH,
ＶLOH）および論理回路出力電位低（ＶLOGIC OUTPUT L
OW, ＶLOL）間の電位差を分割する電圧分割器となるよ
うに接続された一対の抵抗Ｒ1およびＲ2である。基準電
圧源４２の出力はよく知られた電圧分割公式によれば
（ＶLOH−ＶLOL）（Ｒ2）／（Ｒ1＋Ｒ2）である。抵抗
Ｒ1およびＲ2はこれらの比が設計中央値の１％以内に留
まるように製造することができる。このようにしてこの
電圧分割器の出力はＶLOHとＶLOLの電位差の所望の分割
値の１％以内になる。さらにＲ1およびＲ2は同一製造工
程により同一チップ上に製造されるので、製造工程に依
存して生ずる品質の変動は両方の抵抗に等しく生じ、そ
の結果、電圧分割比は非常に正確であり、かつ安定して
いる。
【００１６】通常のＣＭＯＳデジタル集積回路の場合論
理値電位「高」および論理値電位「低」の定格はＶDDが
5.0ボルトでＶSSが0.0ボルトである。しかしながら論理
値電圧構成パワーの散逸を低減するためには、5.0ボル
トとは異なる論理高電位ＶDDと0.0ボルトと異なる論理
値電位ＶSS トを設けることが望ましい。図２に示す回路
は特に集積回路間の２進信号レベルのパワー 散逸が低
くなるように、2.0ボルトの論理値高および1.0ボルトの
論理値低で動作するように設計されている。
【００１７】基準電圧源４２の電圧は直列加算増幅器２
６の第一反転入力端に印加される。この直列加算増幅器
２６で信号は反転され、増幅される。この反転および増
幅された信号すなわち直列加算増幅器２６の出力端に現
われる信号は、インバータ３０の入力端に入力される。
このインバータで電圧が二度目の反転と増幅を受ける。
この入力の反転増幅された信号すなわち３０の出力端に
存在する信号はインバータ３６の入力端に入力され、こ
のインバータ３６で電圧が三度目の反転・増幅を受け
る。インバータ３６の出力は基準電圧４２の電圧を反転
・増幅したのもので、その信号が直列加算増幅器２６の
第二反転入力端に帰還される。この帰還電圧は直列加算
増幅器２６の第二の反転入力端に入力されるから、この
帰還電圧はその反転入力に対して正味反転している。そ
れゆえこの帰還電圧は負の帰還電圧である。このような
接続の下で、もしもＦＥＴ２０、ＦＥＴ２１、２４およ
び２５すべてが同一の大きさの相互コンダクタンスを持
てば、基準電圧回路１４はその出力電圧を、その第一入
力端に印加された基準電圧４２のレベルに向けて動的に
駆動する。しかしながらＦＥＴ２０、２１、２４、およ
び２５の相互コンダクタンスは、基準電圧回路１４の第
一反転入力端の動作点が（ＶLOH−ＶLOL）／２を中心点
とするように、かつ出力の動作点すなわち第二反転入力
がＶDD／２を中心とするように、チャンネル幅が選択さ
れている。これらの動作点を実現するため、ＦＥＴ２０
の相互コンダクタンスの大きさはＦＥＴ２５の大きさに
一致させ、ＦＥＴ２１の相互コンダクタンスの大きさを
ＦＥＴ２４の相互コンダクタンスの大きさに一致させ
る。所望の動作点が達成できるまでＦＥＴ２１、２４の
相互コンダクタンスの大きさの比を調整する。所望の動
作点は相互コンダクタンスの比により設定されるので、
動作点は製造工程の影響を受けない。これはＦＥＴ２
０、２５の相互コンダクタンスの大きさに対する製造工
程の変動と、ＦＥＴ２１、２４の相互コンダクタンスの
大きさに対する変動とが同一の比率で起きるからであ
る。その結果、所望の比および動作点が維持される。こ
れは負の帰還が基準電圧回路１４に与える安定性および
精度とは別の付加的効果である。基準電圧回路１４によ
って出力される安定かつ正確な電圧が導体４４に接続さ
れる。この導体４４は以下に述べるように２進入力１２
1に接続される。
【００１８】２進入力回路１２1は二つのｐ-チャンネル
ＦＥＴ５０1、５１1と二つのｎ-チャンネルＦＥＴ５４1
および５５1から成る。導体４４はその第一ＣＴＥが正
電圧供給バスＶDDに接続される。導体４４の第二ＣＴＥ
はｐ-チャンネルＦＥＴ５１1の第一ＣＴＥに直列に接続
される。ｐ-チャンネルＦＥＴ５１1の第二ＣＴＥはｎ-
チャンネルＦＥＴ５４1の第一ＣＴＥに接続される。ｎ-
チャンネルＦＥＴ５４1の第二ＣＴＥは第二のｎ-チャン
ネルＦＥＴ５５1の第一ＣＴＥに直列に接続される。ｎ-
チャンネルＦＥＴ５５1の第二ＣＴＥは回路の接地線に
接続される。ｐ-チャンネルＦＥＴ５１1のゲートはｎ-
チャンネルＦＥＴ５５1のゲートに接続されるＦＥＴ５
１1のゲートはｎ-チャンネルＦＥＴ５４1のゲートに接
続される。ＦＥＴ５１1、５２1、５４1、および５５1は
この順に接続されて直列加算増幅器段を形成する。ＦＥ
Ｔ５１1および５４1のゲートの共通接続線はこの直列加
算増幅器段の第一反転入力端であり、ＦＥＴ５０1およ
び５５1のゲートの共通接続線がこの直列加算増幅器段
の第二反転入力端である。この直列加算増幅器段の出力
端はＦＥＴ５１1の第二ＣＴＥとＦＥＴ５４1の第一ＣＴ
Ｅの共通接続線である。
【００１９】もう一つのＣＭＯＳインバータ段は、ｐ-
チャンネルＦＥＴ６２1とｎ-チャンネルＦＥＴ６４1を
含む。ＦＥＴ６２1の第一ＣＴＥはＶDDに接続される。
ＦＥＴ６２1の第二ＣＴＥはＦＥＴ６４1の第一ＣＴＥに
直列に接続される。ＦＥＴ６４ 1の第二ＣＴＥは回路の
接地線に接続される。ＦＥＴ６２1のゲートはＦＥＴ６
４1のゲートに接続されてこのインバータ段の入力端を
形成する。このインバータ段の入力端はＦＥＴ５１1の
第二ＣＴＥとＦＥＴ５４1の第一ＣＴＥの共通接続点に
すなわち直列加算増幅器の出力端に接続される。このＣ
ＭＯＳインバータ段の出力はＦＥＴ６２1の第二ＣＴＥ
とＦＥＴ６４1の第一ＣＴＥの共通接続端からとり出だ
される。この出力端は２進入力回路１２1の２進出力1と
も呼ぶ。
【００２０】第一の反転加算増幅器には２進入力パッド
１６1が接続される。この第一の反転増幅器入力は、Ｆ
ＥＴ６２1、６４1によって形成されるＣＭＯＳインバー
タ段により行なわれるもう一つの反転機能のため、２進
入力回路１２1の非反転入力の一つでもある。同様にし
て第二の直列加算増幅器入力は２進入力回路１２1の第
二反転入力である。２進入力回路１２1の第二反転入力
は導体４４を介して基準制御電圧源１４の出力端に接続
される。基準制御電圧源１４は他のすべての２進入力回
路１１2-１２Nにも接続される（図１参照）。
【００２１】基準制御電圧源１４が２進入力回路１２1
の第二反転入力端に接続されていることにより、基準制
御電圧源１４はＦＥＴ５０1、ＦＥＴ５１1、５４1およ
び５５1で構成される直列加算増幅器に対するしきい値
として、２進入力レベルの変化を起こすために第一反転
入力端上の電圧が等しくなり、あるいは超えなければな
らない電圧レベルしきい値を設定する。ＦＥＴ５０1お
よび５１1はそれぞれ、ＦＥＴ２０および２５と同一の
特性を持つように作成される。同様にしてＦＥＴ５１1
と５４2はそれぞれＦＥＴ２１および２４と同一特性を
持つように作成される。したがって２進入力回路１２1
のしきい電圧は基準電圧源１４の特性および構造上の類
似性によって、実質上（ＶLOH−ＶLOL）／２に設定され
る。
【００２２】パッド１６1上の入力電圧が基準電圧源１
４によって設定された基準電圧以上になると、ＦＥＴ６
２1、６４1のインバータとカスケード接続されたＦＥＴ
５０1、５１1、５４1および５５1の直列加算回路の高い
利得が原因となって２進入力回路１２1の出力を論理値
高に増幅する。逆にパッド１６1上の電圧入力が、ＦＥ
Ｔ６２1、６４1からなるインバータとカスケード結合さ
れたＦＥＴ５０1、５１1、５４1および５５1からなる直
列加算増幅回路の高い利得をもつしきい電圧より小さい
と、２進入力回路１２1の出力は論理値低に増幅され
る。基準電圧源１４の出力電圧は抵抗Ｒ1およびＲ2によ
り正確に設定され、かつ温度および製造工程の変動に対
し安定である負の帰還回路２６、３０、３６により維持
されるので、低い方のデータしきい値が正確かつ安定に
設定できる。さらにＦＥＴ５０1、５１1、５４1および
５５1は、ＦＥＴ２０1、２１1、２４1および２５1と特
性上および構成上類似するので、ＦＥＴ５０1、５５1の
特性がそれぞれ対応のＦＥＴ５１1、５４1の相互コンダ
クタンスと所望の比を有する限り、ＦＥＴ５０1、５
１1、５４1および５５1の動作は製造工程上の変動を受
けない。
【００２３】図２に示す実施例のシミュレーションによ
れば、２進入力回路は１００ミリボルトのＦＥＴ固有し
きい電圧（ＶT）の変動に耐える。これは集積回路チッ
プの中で起きる５ないし１０ミリボルト程度の変動より
も何倍も大きい。したがって、上記の例は実質的に電圧
分割器の構成を持つ一対の抵抗により入力論理回路スイ
ッチング特性が設定される、ＣＭＯＳ実施例の集積回路
セルライブラリーに使える。
【００２４】ここで図３を参照すると、もう一つの実施
例としてシュミット トリガー回路８０と呼ばれる２進
入力回路が示されている。シュミット トリガー回路８
０は第一および第二２進入力回路１２'、１２''を有す
る。これらの２進入力回路はいずれも図２に示した２進
入力回路１２1と実質的に同じである。第一２進入力回
路１２'はその第一反転入力端が入力パッド１６'に接続
される。この入力パッド１６'は図に示す入力パッド１
６と実質上同じである。入力パッド１６'はまた第二２
進入力回路１２''の第一反転入力端にも接続される。
【００２５】基準電圧源１４'は図２に示した基準電圧
源１４と実質的に同一であり、導体４４'を介して第一
２進入力回路１２'の第二反転入力端に接続される。基
準電圧源１４'はまた第二２進入力回路１２''の第二反
転入力端にも接続される。第一２進入力回路１２'およ
び第二２進入力回路１２''はそれらの入力端が同一状態
に接続されるので、第一２進入力回路１２'の第一およ
び第二入力端に接続されたＦＥＴは、同一のしきい電圧
に対して二つの異なるスイッチング点を与えるべく、第
一２進入力回路１２'の第一および第二入力端に接続さ
れたＦＥＴとは異なる相互コンダクタンスをもつように
されている。このような構成の接続により、もしも入力
パッド１６'上に印加された入力電圧が低い方のスイッ
チング点より低いと、第二２進入力回路１２''の出力は
アクティブ低となって第一２進入力回路１２'の出力端
に接続されたインバータ８１の出力が非アクティブ高と
なる。したがってＲＳフリップフロップ８２がリセット
される。もしもパッド１６'に印加された電圧が低い方
のスイッチング点以上であるが高い方のスイッチング点
より低いと入力回路１２''の出力はは非アクティブの高
に変わり、インバータ８１の出力は非アクティブ高に留
まる。このようにしてＲＳフリップフロップ８２はその
ときの現状態に留まる。もしもパッド１６'に印加され
た電圧が高い方のスイッチング点以上であると、第一２
進入力回路１２'の出力は非アクティブの高に留まり、
第一２進入力回路１２'に接続されたインバータ８１の
出力はアクティブの低になる。このようにしてシュミッ
トトリガー回路８０の上方スイッチング点も下方スイッ
チング点も共に単一の基準電圧源１４の出力によって設
定される。
【００２６】ここで図４を参照すると、シュミットトリ
ガー回路８０'が示されている。シュミットトリガー回
路８０'は図３に示すシュミット トリガー回路８０の別
の例である。両者の相異はシュミットトリガー回路８
０'が導体４４''によって第二の基準電圧源１４''に接
続された第二２進入力回路１２''の第一反転入力をもつ
ことである。この第二基準電圧源１４''の電圧分割比
は、基準電圧源１４''の出力電圧が第一基準電圧源１
４'の出力電圧よりも高くなるように選択されている。
第一基準電圧源１４'は低い方のシュミットトリガー切
り替え点を設定し、基準電圧源１４''は高いほうのシュ
ミットトリガー切り替え点を設定する。基準電圧源１
４'および１４''が高低切り替え点を設定するので、第
一２進入力回路１２'および第二２進入力回路１２''の
入力ＦＥＴはそれぞれの相互コンダクタンスを互いに等
しくしてもよい。この代わりとして、第一２進入力回路
１２'および第二２進入力回路１２''のＦＥＴは各々、
それぞれの切り替え点を中心とする動作点を有するよう
に調整してもよい。
【００２７】ここで図５を参照すると、図２に示した基
準電圧源１４の代わりとして集積回路上で使用できる基
準電圧源１４Ａが示されている。基準電圧源１４Ａは抵
抗Ｒ3およびＦＥＴ９０、９１、９２および９３を追加
した点を除き基準電圧源１４と同一である。ＦＥＴ９０
はそのゲートが一方のＣＴＥに接続され、他方のＣＴＥ
がＶDDに接続される。同様にしてＦＥＴ９１はそのゲー
トが一方のＣＴＥに接続され、他方のＣＴＥが回路の接
地線に接続される。抵抗Ｒ3はＦＥＴ９０のゲート-ＣＴ
Ｅ接続点に接続される第一リード線とＦＥＴ９０のゲー
ト-ＣＴＥの接続点に接続された第二リード線を有す
る。この構成ではＦＥＴ９０はＶDDに接続されたアノー
ド（陽極）と抵抗Ｒ3の第一リード線に接続されたカソ
ード（陰極）を有するダイオードとして働く。同様にし
てＦＥＴ９１はこの抵抗の第二リード線に接続されたア
ノードと回路の接地線に接続されたカソードとを有する
ダイオードとして働く。
【００２８】インバータ３６Ａの出力は図２に示す出力
インバータ３６と実質的に同じであるが、ＦＥＴ９２お
よび９３を追加してある。ＦＥＴ９２はｐ-チャンネル
型であり、ＶDDに接続された第一ＣＴＥを有する。ＦＥ
Ｔ９２の第二ＣＴＥはＦＥＴ３８Ａの第一ＣＴＥに接続
される。図２に示すＦＥＴ３８と４０の接続と同様に、
ＦＥＴ３８Ａの第二ＣＴＥは、ＦＥＴ４０Ａの第一ＣＴ
Ｅに接続される。ＦＥＴ９３はｎ-チャンネル型であ
り、その第一ＣＴＥが接地線に接続され、第二ＣＴＥが
ＦＥＴ４０Ａの第二ＣＴＥに接続される。ＦＥＴ９２の
ゲートは抵抗Ｒ3の第一リード線に接続され、ＦＥＴ９
３のゲートは抵抗Ｒ3の第二リード線に接続される。Ｆ
ＥＴ９０、９１、９２および９３ならびに抵抗Ｒ3は、
ＦＥＴ９０を流れる電流がＦＥＴ９２を流れる電流によ
って鏡像化されるように、すなわちＦＥＴ９２にほぼ同
じ電流が流れるように、かつＦＥＴ９１を流れる電流が
ＦＥＴ９３を流れる電流によって鏡像化されるようにさ
れた電流ミラー回路（current mirror circuit）を形成
する。ＦＥＴ９２および９３を流れる電流は、Ｒ3を可
能なかぎり大きくすることによって、低い値に低減され
る。このように電流を低減すると、帰還回路がオッシレ
ータとして振る舞う可能性を抑制する。
【００２９】基準電圧源１４Ａは付加された素子をもつ
ために図２に示す基準電圧源１４よりも一層良好な電圧
調整ができるが、余分の素子のコストおよび付加素子が
集積回路チップ面積を占める分のコストが高くなる。し
たがって集積回路設計者は、図２および５において基準
電圧回路により得られる電圧調整機能および円滑さと基
準電圧回路が占める面積との間で、経済的妥協点を見つ
けることができる。
【００３０】本発明は特に好ましい実施例を引用して例
示し説明したが、当業者は装置の形態、細部の構成、お
よび用途に応じて種々の設計変更ができることを了解さ
れたい。例えば多重２進入力回路および一つ以上の基準
電圧回路を使って、シュミットトリガー入力回路のよう
なもっと複雑な入力回路を構成することができる。
【００３１】
【効果】以上に説明したように、本発明によれば集積回
路の複数の２進入力回路に対し、非常に安定かつ正確な
基準供給電圧を提供できる。すなわち本発明による２進
入力回路のスイッチングしきい値を与えるための基準供
給電圧回路は、製造工程および使用環境の変化があって
も影響を受けない特性を有する。
【００３２】また本発明によればそのようなスイッチン
グしきい値は共通の、すなわち単一の、基準電圧回路で
設定できる。
【図面の簡単な説明】
【図１】本発明を集積回路に適用した例のブロック線図
である。
【図２】本発明の第一ＣＭＯＳ実施例の略線図である。
【図３】本発明を使ってもっと複雑なシュミットトリガ
ー回路を形成する例を示す図である。
【図４】本発明を使ってもっと複雑なシュミットトリガ
ー回路を形成する別の例を示す図である。
【図５】本発明の第二ＣＭＯＳ実施例の略線図である。
【符号の説明】
１０ 集積回路チップ １２1-１２N ２進入力回路 １４ 基準制御電圧源 １６1-１６N パッド

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第一の反転入力端と、第二の反転入力端
    と、該第一反転入力の入力電圧があるしきい値分だけ該
    第二入力の入力電圧を超えると論理レベル低となるがそ
    うでないときは論理レベル高となる２進出力電圧を与え
    る出力端とを有する直列加算増幅器と、 該第一反転入力端に接続される基準電圧を与える手段と
    を含む２進回路。
  2. 【請求項２】各々のデータ入力回路にしきい値制御電圧
    を与えるようにされた２進集積回路を作成するプロセス
    であって、 出力端に基準電圧を与える基準電圧回路の所在を集積回
    路チップ上に特定するステップと各２進入力電圧を受信
    する２進入力端としきい値制御入力端と２進出力端とを
    有する複数のデータ入力回路の所在を特定するステップ
    と、 ２進入力電圧が論理ゼロに確定されなくなると共に論理
    １に確定され始める点を確定するしきい電圧を制御する
    ため、該基準電圧出力端を各しきい値制御入力端に接続
    するステップとを含む２進集積回路作成プロセス。
JP5323361A 1992-12-07 1993-11-30 しきい値制御された集積回路用入力回路 Pending JPH06232707A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US986184 1992-12-07
US07/986,184 US5341046A (en) 1992-12-07 1992-12-07 Threshold controlled input circuit for an integrated circuit

Publications (1)

Publication Number Publication Date
JPH06232707A true JPH06232707A (ja) 1994-08-19

Family

ID=25532166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5323361A Pending JPH06232707A (ja) 1992-12-07 1993-11-30 しきい値制御された集積回路用入力回路

Country Status (4)

Country Link
US (1) US5341046A (ja)
EP (1) EP0601750B1 (ja)
JP (1) JPH06232707A (ja)
DE (1) DE69317521T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062755A (ja) * 2011-09-15 2013-04-04 Renesas Electronics Corp 半導体装置
JP2016508287A (ja) * 2012-12-14 2016-03-17 ビーエーエスエフ ソシエタス・ヨーロピアＢａｓｆ Ｓｅ ５０ｎｍ以下のライン間寸法を有するパターン化材料を処理する際におけるアンチパターン崩壊を回避するための、界面活性剤及び疎水剤を含む組成物の使用

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502405A (en) * 1994-11-08 1996-03-26 Cypress Semiconductor Corporation Method and apparatus for CML/EC to CMOS/TTL translators
US5767728A (en) * 1996-09-05 1998-06-16 International Business Machines Corporation Noise tolerant CMOS inverter circuit having a resistive bias
US5760649A (en) * 1996-11-20 1998-06-02 International Business Machines Corporation Buffer amplifier with output non-linearity compensation and adjustable gain
US5859461A (en) * 1997-03-28 1999-01-12 International Business Machines Corporation Method and apparatus for interfacing integrated circuits having different supply voltages
EP0928068A1 (en) * 1997-12-31 1999-07-07 STMicroelectronics S.r.l. Low consumption TTL-CMOS input buffer stage
FR2777717B1 (fr) * 1998-04-17 2002-12-06 Sextant Avionique Circuit pour l'acquisition de signaux analogiques binaires
GB2340683B (en) * 1998-08-10 2003-08-20 Sgs Thomson Microelectronics Controllable threshold inverter
US6184717B1 (en) 1998-12-09 2001-02-06 Nortel Networks Limited Digital signal transmitter and receiver using source based reference logic levels
EP1662569A4 (de) * 2003-08-22 2010-05-05 New Ind Res Organization Schaltung zum feststellen und messen von geräuschen in integrierten halbleiterschaltungen
US7167032B1 (en) * 2004-03-31 2007-01-23 Lattice Semiconductor Corporation Self-adjusting Schmitt trigger
CN104333366B (zh) * 2014-10-30 2018-04-27 深圳市国微电子有限公司 一种数字io电路

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4029971A (en) * 1976-02-13 1977-06-14 Rca Corporation Tri-state logic circuit
US4217502A (en) * 1977-09-10 1980-08-12 Tokyo Shibaura Denki Kabushiki Kaisha Converter producing three output states
US4242604A (en) * 1978-08-10 1980-12-30 National Semiconductor Corporation MOS Input circuit with selectable stabilized trip voltage
US4329600A (en) * 1979-10-15 1982-05-11 Rca Corporation Overload protection circuit for output driver
US4358689A (en) * 1980-07-07 1982-11-09 Motorola, Inc. Analog to digital interface circuit
JPS5772429A (en) * 1980-10-22 1982-05-06 Toshiba Corp Semiconductor integrated circuit device
GB2113934B (en) * 1982-01-26 1986-05-14 Standard Telephones Cables Ltd Determining switching threshold in cmos circuits
DE3300869A1 (de) * 1982-01-26 1983-08-04 Deutsche Itt Industries Gmbh, 7800 Freiburg Logischer cmos-schaltkreis
US4531068A (en) * 1983-09-19 1985-07-23 International Business Machines Corporation Bus line precharging tristate driver circuit
US4488067A (en) * 1983-09-19 1984-12-11 International Business Machines Corporation Tristate driver circuit with low standby power consumption
US4563595A (en) * 1983-10-27 1986-01-07 National Semiconductor Corporation CMOS Schmitt trigger circuit for TTL logic levels
US4584492A (en) * 1984-08-06 1986-04-22 Intel Corporation Temperature and process stable MOS input buffer
US4814646A (en) * 1985-03-22 1989-03-21 Monolithic Memories, Inc. Programmable logic array using emitter-coupled logic
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
US4682050A (en) * 1986-01-08 1987-07-21 International Business Machines Corporation Small signal swing driver circuit
US4766334A (en) * 1986-03-07 1988-08-23 The Singer Company Level clamp for Tri-state CMOS bus structure
LU86637A1 (de) * 1986-03-14 1987-04-02 Siemens Ag Schaltungsanordnung zur ansteuerung eines ic-bausteins mit digitalsignlaen
JPS62243422A (ja) * 1986-04-16 1987-10-23 Texas Instr Japan Ltd インバ−タ回路
US4791326A (en) * 1987-01-22 1988-12-13 Intel Corporation Current controlled solid state switch
US4947063A (en) * 1987-10-09 1990-08-07 Western Digital Corporation Method and apparatus for reducing transient noise in integrated circuits
JPS63301618A (ja) * 1987-05-31 1988-12-08 Nec Corp 比較回路
US4859873A (en) * 1987-07-17 1989-08-22 Western Digital Corporation CMOS Schmitt trigger with independently biased high/low threshold circuits
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
US4874967A (en) * 1987-12-15 1989-10-17 Xicor, Inc. Low power voltage clamp circuit
US4877978A (en) * 1988-09-19 1989-10-31 Cypress Semiconductor Output buffer tri-state noise reduction circuit
US5051625B1 (en) * 1988-10-28 1993-11-16 Nissan Motor Co.,Ltd. Output buffer circuits for reducing noise
US5004936A (en) * 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit
FR2655496B1 (fr) * 1989-12-05 1992-02-28 Sgs Thomson Microelectronics Comparateur a seuil immunise contre le bruit.
US5179299A (en) * 1990-11-05 1993-01-12 Ncr Corporation Cmos low output voltage bus driver

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062755A (ja) * 2011-09-15 2013-04-04 Renesas Electronics Corp 半導体装置
JP2016508287A (ja) * 2012-12-14 2016-03-17 ビーエーエスエフ ソシエタス・ヨーロピアＢａｓｆ Ｓｅ ５０ｎｍ以下のライン間寸法を有するパターン化材料を処理する際におけるアンチパターン崩壊を回避するための、界面活性剤及び疎水剤を含む組成物の使用

Also Published As

Publication number Publication date
DE69317521T2 (de) 1998-10-01
EP0601750B1 (en) 1998-03-18
DE69317521D1 (de) 1998-04-23
EP0601750A1 (en) 1994-06-15
US5341046A (en) 1994-08-23

Similar Documents

Publication Publication Date Title
US6147520A (en) Integrated circuit having controlled impedance
US5977796A (en) Low voltage differential swing interconnect buffer circuit
CA2077602C (en) Low voltage swing output mos circuit for driving an ecl circuit
EP0231062A1 (en) Level conversion circuit
JPH06232707A (ja) しきい値制御された集積回路用入力回路
JPS603249B2 (ja) 低消費電力の相補型比較器／インバータ回路
JPH01286618A (ja) 出力回路およびそれを用いた論理回路
JP3003625B2 (ja) Ｃｍｌｃｍｏｓ変換回路
JPH01226204A (ja) 非対称差動増幅器
JPH11103227A (ja) 出力振幅調整回路
JPS62132419A (ja) センス増幅器
JPH0334566A (ja) Ｃｍｏｓ―ｅｃｌ出力バッハァ回路
JPH0252460B2 (ja)
US5136293A (en) Differential current source type d/a converter
US4435656A (en) Phase inverter circuit
JP2981279B2 (ja) 入出力回路
JP2638016B2 (ja) 半導体回路
JP2549729B2 (ja) 半導体集積回路
JPH08293745A (ja) Ｃｍｉｓ差動増幅回路
JPH08139531A (ja) 差動アンプ
JPH0536280A (ja) 半導体集積装置
JP2680815B2 (ja) 論理ゲート回路
JP2570050B2 (ja) ディジタル回路
JP2002319855A (ja) 電子機器の出力信号制御回路
JPH01272230A (ja) 半導体回路装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040608

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040611

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040702

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041227

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050516

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050523

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060803