JPH01226204A - 非対称差動増幅器 - Google Patents
非対称差動増幅器Info
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- JPH01226204A JPH01226204A JP1023651A JP2365189A JPH01226204A JP H01226204 A JPH01226204 A JP H01226204A JP 1023651 A JP1023651 A JP 1023651A JP 2365189 A JP2365189 A JP 2365189A JP H01226204 A JPH01226204 A JP H01226204A
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- transistor
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- 230000005669 field effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 2
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- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はレベル変換器としての非対称差動増幅器に関
するものである。
するものである。
差動増幅器は２つの入力端および２つの出力端を有する
対称な直流電圧増幅器である。差動増幅器はたいていの
場合２つのトランジスタにより構成されており、両トラ
ンジスタのそれぞれ１つの端子は定電流源と接続されて
いる。定電流源は、両トランジスタを通る電流の和が一
定にとどまるようにする。相異なる高さの電圧を差動増
幅器の両入力端に与えると、差動増幅器のなかの電流分
配が変化する。その際に一方のトランジスタを通る電流
は増大し、他方のトランジスタを通る電流は減少する。
対称な直流電圧増幅器である。差動増幅器はたいていの
場合２つのトランジスタにより構成されており、両トラ
ンジスタのそれぞれ１つの端子は定電流源と接続されて
いる。定電流源は、両トランジスタを通る電流の和が一
定にとどまるようにする。相異なる高さの電圧を差動増
幅器の両入力端に与えると、差動増幅器のなかの電流分
配が変化する。その際に一方のトランジスタを通る電流
は増大し、他方のトランジスタを通る電流は減少する。
しかし、両電流強度の和は、定電流源から供給される電
流強度に等しい。入力電圧差は差動増幅器において出力
電圧変化を生ずる。トランジスタにおける電圧の温度に
起因する変化はコモンモード電圧の変化と同様であり、
無作用にとどまる。従って、差動増幅器は直流電圧増幅
器としても有利に使用される。
流強度に等しい。入力電圧差は差動増幅器において出力
電圧変化を生ずる。トランジスタにおける電圧の温度に
起因する変化はコモンモード電圧の変化と同様であり、
無作用にとどまる。従って、差動増幅器は直流電圧増幅
器としても有利に使用される。
文献により以前から差動増幅器の基本回路は知られてい
る。ティーツェーシヱンク（Ｔｉｅｔｚｅ−３ｃｈｅｎ
ｋ）著「半導体回路技術（）Ｉａｌｂｌｅｉｔｅｒ−３
ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ） Ｊ第５版、第５
９頁に１つの差動増幅器の基本回路が示されており、ま
たそれに続く第５９〜６４頁にｎｐｎバイポーラトラン
ジスタから成る差動増幅器の構成および作用の仕方が示
されている。それとは異なり、同文献の第８９頁の第５
．１４図には電界効果差動増幅器の基本回路が示されて
おり、この電界効果差動増幅器は２つのｎチャネル接合
ゲート電界効果トランジスタにより実現されている。
る。ティーツェーシヱンク（Ｔｉｅｔｚｅ−３ｃｈｅｎ
ｋ）著「半導体回路技術（）Ｉａｌｂｌｅｉｔｅｒ−３
ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ） Ｊ第５版、第５
９頁に１つの差動増幅器の基本回路が示されており、ま
たそれに続く第５９〜６４頁にｎｐｎバイポーラトラン
ジスタから成る差動増幅器の構成および作用の仕方が示
されている。それとは異なり、同文献の第８９頁の第５
．１４図には電界効果差動増幅器の基本回路が示されて
おり、この電界効果差動増幅器は２つのｎチャネル接合
ゲート電界効果トランジスタにより実現されている。
電界効果トランジスタの応用により入力電流、帯域幅お
よび雑音に関して第４．３２図中の回路にくらべてはる
かに良好な結果が得られる。電界効果差動増幅器に関す
る他の説明は前記文献の第９０〜９２頁にされている。
よび雑音に関して第４．３２図中の回路にくらべてはる
かに良好な結果が得られる。電界効果差動増幅器に関す
る他の説明は前記文献の第９０〜９２頁にされている。
バイポーラトランジスタもしくは電界効果トランジスタ
による差動増幅器の実現は、そのつどのトランジスタ形
式に対して決定的である長所または短所をもたらす。バ
イポーラトランジスタまたはＢＣＬ技術による差動増幅
器の実現は、トランジスタを互いに絶縁する必要がある
という短所をもたらす。わずかな電荷運動の結果として
の非常にわずかな論理的出力レベルがこの技術による差
動増幅器に対して比較的高い処理速度をもたらす。
による差動増幅器の実現は、そのつどのトランジスタ形
式に対して決定的である長所または短所をもたらす。バ
イポーラトランジスタまたはＢＣＬ技術による差動増幅
器の実現は、トランジスタを互いに絶縁する必要がある
という短所をもたらす。わずかな電荷運動の結果として
の非常にわずかな論理的出力レベルがこの技術による差
動増幅器に対して比較的高い処理速度をもたらす。
論理的出力レベルは通常０ないし２００ｍＶの範囲内に
ある。電界効果トランジスタ、たとえば０ＭＯ３技術に
よる差動増幅器の実現の際には比較的高い論理的出力レ
ヘルが生ずるが、このような回路はバイポーラトランジ
スタにより構成されている差動増幅器に（らべて遅い。
ある。電界効果トランジスタ、たとえば０ＭＯ３技術に
よる差動増幅器の実現の際には比較的高い論理的出力レ
ヘルが生ずるが、このような回路はバイポーラトランジ
スタにより構成されている差動増幅器に（らべて遅い。
ＣＭＯ３回路技術によれば、個々のトランジスタの比較
的高い実装密度が可能である。論理的出力レベルはｏ■
と５Ｖとの間である。
的高い実装密度が可能である。論理的出力レベルはｏ■
と５Ｖとの間である。
本発明の課題は、混合されたＥＣＬ／ＣＭＯ３回路技術
により実現され得る差動増幅器を提供することである。
により実現され得る差動増幅器を提供することである。
この課題は第１および第２のトランジスタ、１つの定電
流源および第１および第２の抵抗を有し、第１のトラン
ジスタの第１の端子および第２のトランジスタの第１の
端子が共通に定電流源を介して第１の端子と、また第１
のトランジスタの第２の端子が第１の抵抗を介して、ま
た第２のトランジスタの第２の端子が第２の抵抗を介し
て第２の端子上接続されており、第１の入力端が第１の
トランジスタの１つの制御端子と、また第２の入力端が
第２のトランジスタの１つの制御端子と接続されており
、また第１の出力端が第１のトランジスタの第２の端子
と、また第２の出力端が第２のトランジスタの第２の端
子と接続された非対称差動増幅器において、第１のトラ
ンジスタがＭＯＳトランジスタ、また第２のトランジス
タがバイポーラトランジスタであり、第１の入力端にＭ
ＯＳトランジスタに対する入力信号が、また第２の入力
端にＭＯＳトランジスタに対する入力信号の最大と最小
との間の１つの参照信号が与えられる差動増幅器により
解決される。
流源および第１および第２の抵抗を有し、第１のトラン
ジスタの第１の端子および第２のトランジスタの第１の
端子が共通に定電流源を介して第１の端子と、また第１
のトランジスタの第２の端子が第１の抵抗を介して、ま
た第２のトランジスタの第２の端子が第２の抵抗を介し
て第２の端子上接続されており、第１の入力端が第１の
トランジスタの１つの制御端子と、また第２の入力端が
第２のトランジスタの１つの制御端子と接続されており
、また第１の出力端が第１のトランジスタの第２の端子
と、また第２の出力端が第２のトランジスタの第２の端
子と接続された非対称差動増幅器において、第１のトラ
ンジスタがＭＯＳトランジスタ、また第２のトランジス
タがバイポーラトランジスタであり、第１の入力端にＭ
ＯＳトランジスタに対する入力信号が、また第２の入力
端にＭＯＳトランジスタに対する入力信号の最大と最小
との間の１つの参照信号が与えられる差動増幅器により
解決される。
本発明により得られる利点は特に、非対称差動増幅器が
混合されたＥＣＬ／ＣＭＯ３回路技術によりその再出力
端においてＥＣＬレヘルに相応するｍＶ範囲の出力スト
ロークを出力し、また他方では第１の入力端において０
■と５■との間のＣＭＯＳレベルを処理し得ることにあ
る。定電流源と両トランジスタとの間の共通接続点にお
いてＣＭＯＳトランジスタのスイッチングにより生じ、
また差動増幅器の処理速度を減する内部レベル変動はバ
イポーラｎｐｎトランジスタの組込みにより滅ぜられる
。ストロークは電流源による電流の高さにより設定され
、また差動増幅器の再出力端における出力レベルはＣＭ
ＯＳトランジスタの特性量のばらつきに無関係であり、
このことば差動増幅器の第２の入力端における参照電圧
の適当な選定により保証される。
混合されたＥＣＬ／ＣＭＯ３回路技術によりその再出力
端においてＥＣＬレヘルに相応するｍＶ範囲の出力スト
ロークを出力し、また他方では第１の入力端において０
■と５■との間のＣＭＯＳレベルを処理し得ることにあ
る。定電流源と両トランジスタとの間の共通接続点にお
いてＣＭＯＳトランジスタのスイッチングにより生じ、
また差動増幅器の処理速度を減する内部レベル変動はバ
イポーラｎｐｎトランジスタの組込みにより滅ぜられる
。ストロークは電流源による電流の高さにより設定され
、また差動増幅器の再出力端における出力レベルはＣＭ
ＯＳトランジスタの特性量のばらつきに無関係であり、
このことば差動増幅器の第２の入力端における参照電圧
の適当な選定により保証される。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図に示されている非対称差動増幅器は第１のｎチャ
ネルＭＯＳトランジスタＴＲＩおよび第２のｎｐｎバイ
ポーラトランジスタＴＲ２、定電流源ＳＱならびに第１
および第２の抵抗ｗ１、Ｗ２を含んでいる。第１および
第２の抵抗ｗ１、Ｗ２の抵抗値はたとえば２００Ωに選
定されてよく、また電流は定電流源ＳＱにより１ｍＡに
保たれるものとする。この場合、両抵抗の１つを通る電
流は１ｍＡであり、またＥＣＬストロークに対して十分
な２００ｍ、Ｖの電圧降下を生ずる。ｎチャネルＭＯ３
，トランジスタＴＲＩの第１の端子およびｎｐｎバイポ
ーラトランジスタＴＲ２のエミッタ端子は共通に、両端
子ＫＬＩとＫＬ３との間に接続されている定電流源ＳＱ
を介して接地電位■、３と接続されている。ｎチャネル
ＭＯＳトランジスタＴＲＩの第２の端子は第１の抵抗Ｗ
１を介して端子ＫＬ２に接続されており、またｎｐｎバ
イポーラトランジスタＴＲ２のコレクタ出力端は第２の
抵抗Ｗ２を介して同じく端子ＫＬ２と接続されている。
ネルＭＯＳトランジスタＴＲＩおよび第２のｎｐｎバイ
ポーラトランジスタＴＲ２、定電流源ＳＱならびに第１
および第２の抵抗ｗ１、Ｗ２を含んでいる。第１および
第２の抵抗ｗ１、Ｗ２の抵抗値はたとえば２００Ωに選
定されてよく、また電流は定電流源ＳＱにより１ｍＡに
保たれるものとする。この場合、両抵抗の１つを通る電
流は１ｍＡであり、またＥＣＬストロークに対して十分
な２００ｍ、Ｖの電圧降下を生ずる。ｎチャネルＭＯ３
，トランジスタＴＲＩの第１の端子およびｎｐｎバイポ
ーラトランジスタＴＲ２のエミッタ端子は共通に、両端
子ＫＬＩとＫＬ３との間に接続されている定電流源ＳＱ
を介して接地電位■、３と接続されている。ｎチャネル
ＭＯＳトランジスタＴＲＩの第２の端子は第１の抵抗Ｗ
１を介して端子ＫＬ２に接続されており、またｎｐｎバ
イポーラトランジスタＴＲ２のコレクタ出力端は第２の
抵抗Ｗ２を介して同じく端子ＫＬ２と接続されている。
第１図による差動増幅器ではさらに端子ＫＬ２が供給電
圧ＶＤＤと接続されている。ＣＭＯ８入力信号が与えら
れる第１の入力端ＥはｎチャネルＭＯＳトランジスタＴ
ＲＩのゲート端子と接続されており、他方において、参
照信号を与えられる第２の入力端Ｖ ｒｌｌｆはｎｐｎ
バイポーラトランジスタＴＲ２のベース端子と接続され
ている。
圧ＶＤＤと接続されている。ＣＭＯ８入力信号が与えら
れる第１の入力端ＥはｎチャネルＭＯＳトランジスタＴ
ＲＩのゲート端子と接続されており、他方において、参
照信号を与えられる第２の入力端Ｖ ｒｌｌｆはｎｐｎ
バイポーラトランジスタＴＲ２のベース端子と接続され
ている。
参照入力端Ｖ ｒ ａ ｆに対する参照信号はＣＭＯ３
入力信号の低および高レベルのなかにある。差動増幅器
の第１の出力端λは反転出力信号を供給し、またｎチャ
ネルＭＯＳトランジスタＴＲＩの第２の端子に接続され
ており、他方において第２の出力端Ａは非反転出力信号
を供給し、またｎｐｎバイポーラトランジスタＴＲ２の
コレクタ端子と接続されている。
入力信号の低および高レベルのなかにある。差動増幅器
の第１の出力端λは反転出力信号を供給し、またｎチャ
ネルＭＯＳトランジスタＴＲＩの第２の端子に接続され
ており、他方において第２の出力端Ａは非反転出力信号
を供給し、またｎｐｎバイポーラトランジスタＴＲ２の
コレクタ端子と接続されている。
第１図による差動増幅器では第１のトランジスタＴＲＩ
として１つのｎチャネルＭＯＳトランジスタが設けられ
ているが、第１のトランジスタとして１つのｐチャネル
ＭＯＳトランジスタを使用することも可能である。この
場合には第１および第２の出力端Ａ、Ａを互いに交換す
る必要がある。
として１つのｎチャネルＭＯＳトランジスタが設けられ
ているが、第１のトランジスタとして１つのｐチャネル
ＭＯＳトランジスタを使用することも可能である。この
場合には第１および第２の出力端Ａ、Ａを互いに交換す
る必要がある。
第１図による回路は入力側のＣＭＯＳレベルと出力側の
ＥＣＬレベルとの間のレベルマツチングを行う。従って
、５■またはＯＶの間の論理的高°゛または“°低パレ
ベルが入力端Ｅに与えられ、出力端ＡまたはＡからはｍ
Ｖ範囲内、たとえばＯｍＶと数１００ｍＶとの間の出力
ストロークが取り出され得る。このことはＣＭＯ３回路
にくらべて高い処理速度を有するＥＣＬ技術による回路
の直接接続を可能にする。第１図による非対称差動増幅
器は加算器セルに組込むために特によく適しており、Ｅ
ＣＬ回路による桁上げ信号の特に迅速な処理を可能にす
る。
ＥＣＬレベルとの間のレベルマツチングを行う。従って
、５■またはＯＶの間の論理的高°゛または“°低パレ
ベルが入力端Ｅに与えられ、出力端ＡまたはＡからはｍ
Ｖ範囲内、たとえばＯｍＶと数１００ｍＶとの間の出力
ストロークが取り出され得る。このことはＣＭＯ３回路
にくらべて高い処理速度を有するＥＣＬ技術による回路
の直接接続を可能にする。第１図による非対称差動増幅
器は加算器セルに組込むために特によく適しており、Ｅ
ＣＬ回路による桁上げ信号の特に迅速な処理を可能にす
る。
第２図には、端子ＫＬ１とＫＬ３との間に接続されてい
る定電流源ＳＱの１つの実施例が示されている。この場
合、定電流源は１つの別のバイポーラｎｐｎトランジス
タＴＲ３を含んでおり、そのベース端子に１つの固定電
圧■、、Ｘが接続されており、この固定電圧■。は第１
図による非対称差動増幅器に対する電流の大きさを決定
する。別のバイポーラｎｐｎトランジスタＴＲ３のエミ
ッタ端子と端子ＫＬＩとの間に１つの抵抗Ｗ３が接続さ
れており、その抵抗値は約５００Ωである。抵抗Ｗ３の
接続により安定な定電流に通ずる電流結合が生ずる。従
って、抵抗Ｗ３はあまり小さく選定されてはならない。
る定電流源ＳＱの１つの実施例が示されている。この場
合、定電流源は１つの別のバイポーラｎｐｎトランジス
タＴＲ３を含んでおり、そのベース端子に１つの固定電
圧■、、Ｘが接続されており、この固定電圧■。は第１
図による非対称差動増幅器に対する電流の大きさを決定
する。別のバイポーラｎｐｎトランジスタＴＲ３のエミ
ッタ端子と端子ＫＬＩとの間に１つの抵抗Ｗ３が接続さ
れており、その抵抗値は約５００Ωである。抵抗Ｗ３の
接続により安定な定電流に通ずる電流結合が生ずる。従
って、抵抗Ｗ３はあまり小さく選定されてはならない。
第２図による定電流源は第１図による差動増幅器に対す
る定電流源の多数の実現可能性の一例を示すに過ぎない
。このような定電流源を実現するだめの他の可能性はた
とえばティーツェーシェンり（Ｔｉｅｔｚｅ−５ｃｈｅ
ｎｋ）著「半導体回路技術」第５版、第５３〜５６頁お
よび第８７頁に示されている。
る定電流源の多数の実現可能性の一例を示すに過ぎない
。このような定電流源を実現するだめの他の可能性はた
とえばティーツェーシェンり（Ｔｉｅｔｚｅ−５ｃｈｅ
ｎｋ）著「半導体回路技術」第５版、第５３〜５６頁お
よび第８７頁に示されている。
第１図は混合されたＥＣＬ／ＣＭＯ３技術による差動増
幅器の１つの実施例の回路図、第２図は差動増幅器に対
する定’ｉ＠源の１つの実施例の回路図である。 ＫＬＩ〜ＫＬ３・・・端子 Ｖ３Ｓ・・・接地電位 ■。、・・・供給電圧 Ｗ１〜Ｗ３・・・抵抗 ＴＲＩ・・・ｎチャネルＭＯＳトランジスタＴＲ２、Ｔ
Ｒ３・・・バイポーラｎｐｎトランジスタ ＳＱ・・・定電流源 ■ｏ・・・外部電圧 Ｅ・・・差動増幅器の入力端 Ｖ ｒ ａ ｆ・・・差動増幅器の参照入力端Ａ・・・
差動増幅器の非反転出力端 Ｘ・・・差動増幅器の反転出力端 ＩＧ Ｉ ＩＧ ２
幅器の１つの実施例の回路図、第２図は差動増幅器に対
する定’ｉ＠源の１つの実施例の回路図である。 ＫＬＩ〜ＫＬ３・・・端子 Ｖ３Ｓ・・・接地電位 ■。、・・・供給電圧 Ｗ１〜Ｗ３・・・抵抗 ＴＲＩ・・・ｎチャネルＭＯＳトランジスタＴＲ２、Ｔ
Ｒ３・・・バイポーラｎｐｎトランジスタ ＳＱ・・・定電流源 ■ｏ・・・外部電圧 Ｅ・・・差動増幅器の入力端 Ｖ ｒ ａ ｆ・・・差動増幅器の参照入力端Ａ・・・
差動増幅器の非反転出力端 Ｘ・・・差動増幅器の反転出力端 ＩＧ Ｉ ＩＧ ２
Claims (1)
- 【特許請求の範囲】 １）第１および第２のトランジスタ（ＴＲ１、ＴＲ２）
、１つの定電流源（ＳＱ）および第１および第２の抵抗
（Ｗ１、Ｗ２）を有し、第１のトランジスタ（ＴＲ１）
の第１の端子および第２のトランジスタ（ＴＲ２）の第
１の端子が共通に定電流源（ＳＱ）を介して第１の端子
（ＫＬ１）と、また第１のトランジスタ（ＴＲ１）の第
２の端子が第１の抵抗（Ｗ１）を介して、また第２のト
ランジスタ（ＴＲ２）の第２の端子が第２の抵抗（Ｗ２
）を介して第２の端子（ＫＬ２）と接続されており、第
１の入力端（Ｅ）が第１のトランジスタ（ＴＲ１）の１
つの制御端子と、また第２の入力端（Ｖ＿ｒ＿ｅ＿ｆ）
が第２のトランジスタ（ＴＲ２）の１つの制御端子と接
続されており、また第１の出力端（＠Ａ＠）が第１のト
ランジスタ（ＴＲ１）の第２の端子と、また第２の出力
端（Ａ）が第２のトランジスタ（ＴＲ２）の第２の端子
と接続された非対称差動増幅器において、第１のトラン
ジスタ（ＴＲ１）がＭＯＳトランジスタ、また第２のト
ランジスタ（ＴＲ２）がバイポーラトランジスタであり
、第１の入力端にＭＯＳトランジスタに対する入力信号
が、また第２の入力端にＭＯＳトランジスタに対する入
力信号の最大と最小との間の１つの参照信号が与えられ
ていることを特徴とする非対称差動増幅器。 ２）第１のトランジスタ（ＴＲ１）がｎチャネルＭＯＳ
トランジスタ、また第２のトランジスタ（ＴＲ２）がｎ
ｐｎバイポーラトランジスタであることを特徴とする請
求項１記載の非対称差動増幅器。 ３）第１のトランジスタ（ＴＲ１）がｐチャネルＭＯＳ
トランジスタ、また第２のトランジスタ（ＴＲ２）がｎ
ｐｎバイポーラトランジスタであり、また第１および第
２の出力端（Ａ、＠Ａ＠）が互いに交換されていること
を特徴とする請求項１記載の非対称差動増幅器。 ４）定電流源（ＳＱ）が１つの別のバイポーラｎｐｎト
ランジスタ（ＴＲ３）を含んでおり、前記別のバイポー
ラｎｐｎトランジスタ（ＴＲ３）のベース端子が１つの
固定電圧（Ｖ＿ｅ＿ｘ）と、また前記別のバイポーラｎ
ｐｎトランジスタ（ＴＲ３）のエミッタ端子が第３の抵
抗（Ｗ３）を介して第１の端子（ＫＬ１）と、また前記
別のバイポーラｎｐｎトランジスタ（ＴＲ３）のコレク
タ端子が第１のトランジスタ（ＴＲ１）の第１の端子お
よび第２のトランジスタ（ＴＲ２）の第１の端子と接続
されていることを特徴とする請求項１ないし３の１つに
記載の非対称差動増幅器。 ５）定電流源（ＳＱ）がｎチャネルＭＯＳトランジスタ
であり、ｎチャネルＭＯＳトランジスタの第１の端子が
第１の端子（ＫＬ１）と、ｎチャネルＭＯＳトランジス
タの第２の端子が第１のトランジスタ（ＴＲ１）の第１
の端子および第２のトランジスタ（ＴＲ２）の第１の端
子と接続されており、ｎチャネルＭＯＳトランジスタの
ゲート端子が１つの固定電圧と接続されていることを特
徴とする請求項１ないし４の１つに記載の非対称差動増
幅器。 ６）第１の端子（ＫＬ１）が接地電位（Ｖ＿３＿Ｓ）と
、また第２の端子（ＫＬ２）が供給電圧（Ｖ＿Ｄ＿Ｄ）
と接続されていることを特徴とする請求項１ないし５の
１つに記載の非対称差動増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3803544.8 | 1988-02-05 | ||
| DE3803544 | 1988-02-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01226204A true JPH01226204A (ja) | 1989-09-08 |
Family
ID=6346747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023651A Pending JPH01226204A (ja) | 1988-02-05 | 1989-01-31 | 非対称差動増幅器 |
Country Status (3)
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