CN104333366B - 一种数字io电路 - Google Patents

Abstract

本发明属于集成电路领域，尤其涉及一种数字IO电路。本发明提供的数字IO电路，包括依次相连的动态电路单元、输入缓冲控制单元和施密特电路单元，通过动态电路单元加速输入信号的转换过程，缩短了电路从“0”到“1”的转换时间，缩短了电路处于不定态的时间，降低了功耗；使用施密特电路单元，可以控制输入信号从低电平到高电平和从高电平到低电平的开关阈值，从而改善电路信号的斜率，改善了电路的信号转换过程和信号斜率，使得输出的波形具有很好的输出斜率；进一步的，通过对输入缓冲控制单元的应用，实现了对电路输入信号导通或截止的控制，保证了整个电路信号的正确性。

Description

一种数字IO电路

技术领域

本发明属于集成电路领域，尤其涉及一种数字IO电路。

背景技术

随着科技的进步和发展，集成电路的发展不断验证着摩尔定律，集成电路器件的尺寸不断缩小，电路工作电压不断降低，电路工作频率越来越高，芯片的输入波形信号，对芯片的工作频率和芯片的正常工作有着非常重要的作用。因此设计一种提高数字IO输入信号性能的电路很有必要。

对于数字IO电路，其传播的数字信号特性主要包括：信号的传输特性(“0”还是“1”)、波形的斜率和信号的频率。因此对IO电路的设计主要围绕在信号的特性和波形的斜率这两个方面。提高IO电路传播的波形信号，可以减少信号不定态的时间，降低芯片的功耗，提升芯片的可靠性都有很重要的作用。

在电路功能结构上，一般可以将IO电路分为如图1所示的几个部分。参见图1，外部的信号通过PAD信号端，将信号输入到IO电路中。由于在外界环境和芯片使用过程中，电路可能接触到由于静电引起的高压信号，为了防止芯片被击穿烧毁，设计了ESD保护电路单元，可以防止由于静电放电现象对芯片造成的损害。在芯片使用过程中，来自外部的信号，其电压一般为5V或者3.3V，对于深亚微米电路，需要将外界的电压转换成芯片能够处理的电平电压，因此，在IO电路中设计了电压转换电路单元，将外界的高电压信号，转换为芯片可以接受的低电压信号。转换后的信号，通过控制电路的控制和输入缓冲电路单元的整理后，就可以输入到芯片内部。

传统的输入缓冲电路单元一般采用多级反相器缓冲电路来对输入的信号进行处理，如图2所示。这种输入缓冲电路单元，采用了偶数级反相器的方法，这种电路对信号的波形改善不大，对信号的斜率和噪声容限也没有改善，只是对电路信号起一个缓冲的作用，对电路波形的改善没有帮助。

此外，在一些改进的IO输入电路中，在输入缓冲电路单元中，使用了施密特电路与反相器组成的缓冲电路相结合的方式，用以改善电路的输入波形，具体参见图3。采用这种方式，利用了施密特电路对于信号在不同方向上的开关阈值电压不同，将一个变化缓慢的输入波形信号，变成一个快速翻转的信号，但是，对于信号中处于不定态的电压区域，电路对这部分没有影响，因此，对于处于不定态状态的信号，此电路没有改善信号的作用。

发明内容

有鉴于此，本发明的目的即在于提供一种数字IO电路，以提高信号的波形转换速度，改善输入电路的波形信号，并且缩短信号处于不定态的时间，降低信号的功耗。

本发明提供的数字IO电路，用于将输入信号进行变换后传输到芯片内部，具体包括：

动态电路单元，直接与输入信号相接，用于加速所述输入信号的转换速度，缩短信号转换时间；

输入缓冲控制单元，与所述动态电路单元相接，用于实现对所述输入信号的导通与截止的控制；以及

施密特电路单元，与所述输入缓冲控制单元相接，用于控制信号从低电平到高电平和从高电平到低电平具有不同的开关阈值，增大信号斜率，提高对芯片内部的输出波形的质量。

本发明提供的数字IO电路，根据传播波形信号的特性，通过缩短波形信号的转换时间和信号的斜率，可以提高数字电路输入信号的性能。具体而言，首先，通过动态电路单元加速输入信号的转换过程，缩短了电路从“0”到“1”的转换时间，缩短了电路处于不定态的时间，降低了功耗；其次，使用了施密特电路单元，可以控制输入信号从低电平到高电平和从高电平到低电平的开关阈值，从而改善电路信号的斜率，改善了电路的信号转换过程和信号斜率，使得输出的波形具有很好的输出斜率，进一步通过对输入缓冲控制单元的应用，实现了对电路输入信号导通或截止的控制，保证了整个电路信号的正确性。

附图说明

图1是现有IO电路的结构示意图；

图2是传统的由多级反相器构成的输入缓冲单元的结构示意图；

图3是现有施密特电路结合反相器组成的输入缓冲单元的结构示意图；

图4是本发明实施例提供的数字IO电路的结构示意图；

图5是本发明优选实施例提供的数字IO电路的电子元器件示例图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图4是本发明实施例提供的数字IO电路的结构示意图；为了便于说明，仅示出了与本实施例相关的部分，如图所示：

一种数字IO电路，用于将输入信号进行变换后传输到芯片内部，包括依次相接的动态电路单元100、输入缓冲控制单元200和施密特电路单元300。其中，动态电路单元100直接与输入信号相接，用于加速输入信号的转换速度，缩短了电路从“0”到“1”的转换时间，继而缩短电路处于不定态的时间，降低整个电路的功耗；输入缓冲控制单元200的输入端接所述动态电路单元100的输出端，用于实现对所述输入信号的导通与截止的控制，保证整个电路信号传输的正确性；施密特电路单元300的输入端与输入缓冲控制单元200的输出端相接，用于控制信号从低电平到高电平和从高电平到低电平具有不同的开关阈值，使得信号的斜率变大，增大信号斜率，使得输出波形具有很好的输出斜率，提高对芯片内部的输出波形的质量。

在具体实现时，动态电路单元100、输入缓冲控制单元200和施密特电路单元300都可以由不同的电子元器件组合实施。图5示出了本发明优选实施例提供的数字IO电路示例图。同样的，为了便于说明，仅示出了与实施例相关的部分。

参见图5，作为本发明的一优选实施例，动态电路单元100可以包括：PMOS晶体管MP1、PMOS晶体管MP2、NMOS晶体管MN1、NMOS晶体管MN2和反相器XI1。

具体地，PMOS晶体管MP1的栅极接控制信号C，PMOS晶体管MP1的源极和衬底都接电源VDD，PMOS晶体管MP1的漏极同时接NMOS晶体管MN2的源极、PMOS晶体管MP2的漏极和反相器X11的输入端，NMOS晶体管MN2的栅极接信号输入端IN，NMOS晶体管MN2的漏极接NMOS管MN1的源极,NMOS管MN1的栅极接控制信号C，NMOS管MN1的漏极和衬底都接地；PMOS晶体管MP2的栅极接反相器XI1的输出端，PMOS晶体管MP2的源极和衬底都接电源VDD；反相器XI1的输出端为动态电路单元100的输出端、接输入缓冲控制单元200的输入端。

作为本发明的一优选实施例，输入缓冲控制单元200包括：PMOS晶体管MP3、PMOS晶体管MP4、NMOS晶体管MN3和NMOS晶体管MN4；

具体地，PMOS晶体管MP3的栅极接反向控制信号CN(反向控制信号CN与控制信号C互为反向信号)，PMOS晶体管MP3的源极和衬底都接电源VDD，PMOS晶体管MP3的漏极接PMOS晶体管MP4的源极；PMOS晶体管MP4的衬底接电源VDD，PMOS晶体管MP4的栅极与NMOS晶体管MN4的栅极共接、作为所述输入缓冲控制单元200的输入端接动态电路单元100，PMOS晶体管MP4的漏极与NMOS晶体管MN4的源极共接、作为所述输入缓冲控制单元200的输出端接施密特电路单元300，NMOS晶体管MN4的漏极接NMOS晶体管MN3的源极，NMOS晶体管MN4的衬底接地，NMOS晶体管MN3的栅极接控制信号C，NMOS晶体管MN3的漏极和衬底都接地。

作为本发明的一优选实施例，所述施密特电路单元300包括：PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN5、NMOS晶体管MN6和NMOS晶体管MN7；

具体地，PMOS晶体管MP5的栅极、PMOS晶体管MP6的栅极、NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接输入缓冲控制单元200的输出端，PMOS晶体管MP5的源极和衬底都接电源VDD，PMOS晶体管MP5的漏极同时接晶体管MP6的源极和PMOS晶体管MP7的源极；PMOS晶体管MP6的漏极接NMOS晶体管MN6的源极，PMOS晶体管MP6的衬底接电源VDD，NMOS晶体管MN6的漏极同时接NMOS晶体管MN5的源极和NMOS晶体管MN7的漏极，NMOS晶体管MN5的漏极和衬底都接地，PMOS晶体管MP7的栅极接NMOS晶体管MN7的栅极，PMOS晶体管MP7的衬底接电源VDD，PMOS晶体管MP7的漏极、NMOS晶体管MN6的衬底和NMOS晶体管MN7的衬底都接地，NMOS晶体管MN7的源极接电源VDD；并且，PMOS晶体管MP6漏极与NMOS晶体管MN6源极的共接端、PMOS晶体管MP7栅极与NMOS晶体管MN7栅极的共接端T1同时为施密特电路单元300的输出端，直接输入芯片内部。

在具体实施过程中，动态电路单元100、输入缓冲控制单元200和施密特电路单元300的结构组成可以有多种多样，图5所示的各个电路单元的结构也仅为示例，并不用于限定各个电路单元的结构和连接方式。图5所示的电路单元结构也可以实现两两的自由组合，只要能实现相关功能即可。

下面就图5所示例的数字IO电路的工作原理进行简要说明：

当该数字IO电路工作在输入模式时，首先对电路进行预充，控制信号C为低电平，反相器XI1的输入端被预充至VDD，PMOS晶体管MP1处于导通状态、NMOS晶体管MN1处于截止状态，同时PMOS晶体管MP3和NMOS晶体管MN3处于截止状态，电路处于预充电状态。然后，控制信号C被置为高电平，此时，动态电路单元100变成一个具有上拉功能的反相器，输入缓冲控制单元200成为一个反相器电路。

如果信号IN为低电平，则动态电路单元100的状态不发生变化，此时，PMOS晶体管MP4和MP3处于导通状态，信号传播到T1节点，导致T1节点处于低电平状态，此时，PMOS晶体管MP7导通；而MP7晶体管的导通，加速了电路的放电速度，T1节点很快稳定到低电平状态。

当信号IN为高电平状态时，此时，NMOS晶体管MP5和MP6导通，电路通过MP5和MP6这两个晶体管对电路进行充电，将T1节点的电平上拉到高电平状态，此时，NMOS晶体管MN7导通，节点T1也通过MN7晶体管充电，电路很快稳定到高电平状态。

动态电路单元100加速了电路信号从“0”到“1”的转换速度，缩短了电路转换时间；施密特电路单元300主要表现在通过控制PMOS晶体管MP7和NMOS晶体管MN7的长和宽，来控制信号从低到高和从高到低具有不同的开关阈值，使得电路信号的斜率很大，在输出端给出了一个斜率很大的输出波形，改进了输出波形；并且通过动态电路单元100的应用，使得电路波形的斜率具有对称性；一级反相器输入缓冲控制单元200，通过控制信号C的变化，实现了对电路输入信号导通与截止的控制，保证了电路信号的正确性。

综上所述，本发明提供的数字IO电路，根据传播波形信号的特性，通过缩短波形信号的转换时间和信号的斜率，可以提高数字电路输入信号的性能。具体而言，首先，通过动态电路单元加速输入信号的转换过程，缩短了电路从“0”到“1”的转换时间，缩短了电路处于不定态的时间，降低了功耗；其次，使用了施密特电路单元，可以控制输入信号从低电平到高电平和从高电平到低电平的开关阈值，从而改善电路信号的斜率，改善了电路的信号转换过程和信号斜率，使得输出的波形具有很好的输出斜率，并且通过动态电路单元的应用，使得电路波形的斜率具有对称性；进一步通过对输入缓冲控制单元的应用，实现了对电路输入信号导通或截止的控制，保证了整个电路信号的正确性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，尽管参照前述实施例对本发明进行了较详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改、或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种数字IO电路，用于将输入信号进行变换后传输到芯片内部，其特征在于，所述数字IO电路包括：

动态电路单元，直接与输入信号相接，用于加速所述输入信号的转换速度，缩短信号转换时间；

输入缓冲控制单元，用于实现对所述输入信号的导通与截止的控制，所述输入缓冲控制单元的输入端接所述动态电路单元的输出端；以及

施密特电路单元，用于控制信号从低电平到高电平和从高电平到低电平具有不同的开关阈值，增大信号斜率，提高对芯片内部的输出波形的质量，所述施密特电路单元的输入端与所述输入缓冲控制单元的输出端相接；

所述动态电路单元包括：PMOS晶体管MP1、PMOS晶体管MP2、NMOS晶体管MN1、NMOS晶体管MN2和反相器XI1；

所述PMOS晶体管MP1的栅极接控制信号C，所述PMOS晶体管MP1的源极和衬底都接电源VDD，所述PMOS晶体管MP1的漏极同时接所述NMOS晶体管MN2的源极、所述PMOS晶体管MP2的漏极和所述反相器X11的输入端，所述NMOS晶体管MN2的栅极接信号输入端IN，所述NMOS晶体管MN2的漏极接所述NMOS管MN1的源极，所述NMOS管MN1的栅极接控制信号C，所述NMOS管MN1的漏极和衬底都接地；所述PMOS晶体管MP2的栅极接所述反相器XI1的输出端，所述PMOS晶体管MP2的源极和衬底都接电源VDD；所述反相器XI1的输出端为所述动态电路单元的输出端、接所述输入缓冲控制单元的输入端。

2.如权利要求1所述的数字IO电路，其特征在于，所述输入缓冲控制单元包括：PMOS晶体管MP3、PMOS晶体管MP4、NMOS晶体管MN3和NMOS晶体管MN4；

所述PMOS晶体管MP3的栅极接反向控制信号CN，所述PMOS晶体管MP3的源极和衬底都接电源VDD，所述PMOS晶体管MP3的漏极接所述PMOS晶体管MP4的源极；所述PMOS晶体管MP4的衬底接电源VDD，所述PMOS晶体管MP4的栅极与所述NMOS晶体管MN4的栅极共接、作为所述输入缓冲控制单元的输入端接所述动态电路单元，所述PMOS晶体管MP4的漏极与所述NMOS晶体管MN4的源极共接、作为所述输入缓冲控制单元的输出端接所述施密特电路单元，所述NMOS晶体管MN4的漏极接所述NMOS晶体管MN3的源极，所述NMOS晶体管MN4的衬底接地，所述NMOS晶体管MN3的栅极接控制信号C，所述NMOS晶体管MN3的漏极和衬底都接地。

3.如权利要求1所述的数字IO电路，其特征在于，所述施密特电路单元包括：PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN5、NMOS晶体管MN6和NMOS晶体管MN7；

所述PMOS晶体管MP5的栅极、PMOS晶体管MP6的栅极、NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接所述输入缓冲控制单元的输出端，所述PMOS晶体管MP5的源极和衬底都接电源VDD，所述PMOS晶体管MP5的漏极同时接所述晶体管MP6的源极和所述PMOS晶体管MP7的源极；所述PMOS晶体管MP6的漏极接所述NMOS晶体管MN6的源极，所述PMOS晶体管MP6的衬底接电源VDD，所述NMOS晶体管MN6的漏极同时接所述NMOS晶体管MN5的源极和所述NMOS晶体管MN7的漏极，所述NMOS晶体管MN5的漏极和衬底都接地，所述PMOS晶体管MP7的栅极接所述NMOS晶体管MN7的栅极，所述PMOS晶体管MP7的衬底接电源VDD，所述PMOS晶体管MP7的漏极、所述NMOS晶体管MN6的衬底和所述NMOS晶体管MN7的衬底都接地，所述NMOS晶体管MN7的源极接电源VDD；

所述PMOS晶体管MP6漏极与所述NMOS晶体管MN6源极的共接端、所述PMOS晶体管MP7栅极与所述NMOS晶体管MN7栅极的共接端同时为所述施密特电路单元的输出端。

4.如权利要求2所述的数字IO电路，其特征在于，所述施密特电路单元包括：PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN5、NMOS晶体管MN6和NMOS晶体管MN7；

所述PMOS晶体管MP5的栅极、PMOS晶体管MP6的栅极、NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接所述输入缓冲控制单元的输出端，所述PMOS晶体管MP5的源极和衬底都接电源VDD，所述PMOS晶体管MP5的漏极同时接所述晶体管MP6的源极和所述PMOS晶体管MP7的源极；所述PMOS晶体管MP6的漏极接所述NMOS晶体管MN6的源极，所述PMOS晶体管MP6的衬底接电源VDD，所述NMOS晶体管MN6的漏极同时接所述NMOS晶体管MN5的源极和所述NMOS晶体管MN7的漏极，所述NMOS晶体管MN5的漏极和衬底都接地，所述PMOS晶体管MP7的栅极接所述NMOS晶体管MN7的栅极，所述PMOS晶体管MP7的衬底接电源VDD，所述PMOS晶体管MP7的漏极、所述NMOS晶体管MN6的衬底和所述NMOS晶体管MN7的衬底都接地，所述NMOS晶体管MN7的源极接电源VDD；

所述PMOS晶体管MP6漏极与所述NMOS晶体管MN6源极的共接端、所述PMOS晶体管MP7栅极与所述NMOS晶体管MN7栅极的共接端同时为所述施密特电路单元的输出端。