CN101478300A - 数字时钟占空比校准电路 - Google Patents

Abstract

数字时钟占空比校准电路主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力。

Description

数字时钟占空比校准电路

技术领域

本发明主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，属于占空比校准电路设计的技术领域。

背景技术

伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛采用诸如双数据速率(DDR)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、低偏斜的特性，并具有50％的占空比以确保满足数据信号在传输过程中建立与保持的相关时序限制要求，保证系统的工作稳定。

相对于模拟系统而言，在多数数字系统的实际应用场合中，在保证时钟信号的采样边沿对准有效数据窗口的前提下，数字系统对时钟边沿的抖动没有非常苛刻的要求，而是希望时钟信号能够快速建立，具有接近50％的占空比，并与原始输入时钟信号具有可预知的固定延时。

目前的占空比校准方式大体可以分为模拟方式和数字方式。模拟方式一般而言可以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度(P.V.T.)变化影响明显的缺点。相比之下，纯数字方式的占空比校准方案虽然校准精度存在离散性，但是可以做到快速建立、绝对稳定，以及抗PVT偏差的优良特性。同时考虑到一般数字系统工作频率的范围(数百兆赫兹)、对时钟的小幅边沿抖动不敏感，以及从便于与数字系统本身集成的角度出发，在数字系统中，更适合采用数字方式来实现时钟占空比的校准工作。

发明内容

技术问题：本发明旨在给出一种能够解决上述背景中提到的技术问题的数字时钟占空比校准电路，解决在数字系统中时钟的占空比校准问题。该电路使用纯数字-开环方式完成对输入时钟的占空比检测及占空比校准操作。

技术方案：本发明的目的在于，针对现有的数字方式占空比校准电路存在的不足，提出一种在指定工艺下能在更宽的频率、占空比范围内进行占空比校准的电路结构。除此之外，所提出的方案对工艺失配等现象也具有较好的抑制力。

该电路中，输入缓冲级的输入端接待校准的原始输入时钟信号；输入缓冲级的输出端信号为缓冲后的输入时钟信号，该信号被同时连接至半周期延迟线HCDL的时钟输入端和匹配延迟线的时钟输入端；半周期延迟线HCDL的输出端信号即半周期延迟时钟信号，以及匹配延迟线的输出端信号即匹配延时时钟信号分别接RS触发器的复位输入端R和置位输入端S；RS触发器的输出端Q处信号即为校准后的具有50％占空比校准时钟信号；输入缓冲级的作用是保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL用于产生相对于输入时钟信号有半个周期延时的半周期延迟时钟信号；匹配延迟线用于对输入时钟信号进行适当的延时得到匹配延时时钟信号，该延时用来匹配半周期延迟线引入的延时误差；RS触发器使用上升沿相差恰为半个周期的半周期延迟时钟信号和匹配延时时钟信号，使用上升沿触发原理，合成具有50％占空比的校准时钟信号。

所述的输入缓冲级由施密特触发器和—至若干级反相缓冲器首尾依次串联而成，反相缓冲器逐级放大，以获得足够的扇出驱动能力。

所述的半周期延迟线HCDL由一至若干级半周期延迟线单元HCDLU依次串联而成；串联方法为：第一级半周期延迟线单元HCDLU的第一信号输入端即正向延迟线输入端接半周期延迟线HCDL输入端的输入时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端即延迟线使能输入端接高电平，第一级半周期延迟线单元HCDLU的第三信号输出端即反向延迟线输出端接基本延迟单元的第一延迟输入信号端IN1；此后各级半周期延迟线单元HCDLU的第一信号输入端即正向延迟线输入端接前一级半周期延迟线单元HCDLU的第一信号输出端即正向延迟线输出端，第二信号输入端即延迟线使能输入端接前一级的第二信号输出端即延迟线使能输出端，第四信号输出端即边沿检测输出端接前一级的第四信号输入端即边沿检测输入端，第三信号输出端即反向延迟线输出端接前一级的第五信号输入端即反向延迟线输入端；最后一级的第四信号输入端边沿检测输入端与第五信号输入端即反向延迟线输入端接低电平；所有半周期延迟线单元HCDLU的第三信号输入端即时钟信号输入端接半周期延迟线HCDL输入端的输入时钟信号；所有半周期延迟线单元HCDLU中上文未提及的信号输入和输出端悬空；基本延迟单元的第二延迟信号输入端IN2接低电平，使能信号输入端EN接高电平，延迟信号输出端OUT即为半周期延迟线HCDL输出端半周期延时时钟信号。

所述的匹配延迟线由三输入与非门和反相缓冲器级联而成；三输入与非门的第一、第二输入端接高电平，第三输入端接匹配延迟线的输入时钟信号；反相缓冲器输出为匹配延迟线匹配延时时钟信号。

所述的RS触发器中，2-1数据选择器的第一时钟信号输入端即半周期延迟时钟信号和第二时钟信号输入端即匹配延迟时钟信号分别接RS触发器同名信号半周期延迟时钟信号和匹配延时时钟信号；2-1数据选择器选择时钟信号输出端CKS接D触发器的时钟输入端CK；D触发器的数据输出端Q接第一反相缓冲器的输入端和第二反相缓冲器的输入端；第一反相缓冲器的输出端接D触发器的数据输入端D和第三反相缓冲器的输入端；第二反相缓冲器的输出端接2-1数据选择器的选择信号输入端SEL；第三反相缓冲器的输出端接RS触发器的校准后的校准时钟信号CKO。

有益效果：与现有技术相比，本发明的优点在于：

1.相对于模拟方式，本发明中所描述的占空比校准电路具有快速建立(1.5个时钟周期)、绝对稳定、占空比校正误差无累计效应等优势。

2.相对于一些数字占空比校准方式，本发明采用一种改进的结构来对输入时钟的周期信息进行测量。该结构可以适应更大的输入占空比范围。

3.本发明对数字式占空比校准电路“半周期延迟线”的关键模块之一基本单元进行了结构改进，使其能够更好的抵抗PVT偏差，在同等的工艺条件下工作更为可靠。

4.本发明对半周期延迟线的时延特性进行了较为精确的匹配设计，并对其内部电路的链接拓扑关系进行了优化，使输出的时钟信号的占空比较之于其他一些数字占空比校准电路更接近于50％。

5.本发明对RS触发器及其内部的动态D触发器的结构进行了优化，实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配，以及在同等的工艺条件下工作更为可靠。

附图说明

图1为本发明的结构框图；

图2为本发明的全局时序图；

图3a为输入缓冲级10结构示意图；

图3b为施密特触发器电路结构示意图；

图3c为反相器电路结构示意图；

图4为半周期延迟线结构示意图；

图5为半周期延迟线单元结构示意图；

图6a为传统基本延迟单元电路结构示意图；

图6b为改进后的基本延迟单元电路结构示意图；

图7为锁存器电路结构示意图；

图8为匹配延迟线结构示意图；

图9为RS触发器结构示意图；

图10为2-1数据选择器电路结构示意图；

图11a为传统动态D触发器电路结构示意图；

图11b为改进后的动态D触发器电路结构示意图。

其中有：输入缓冲级10、原始输入时钟信号CKI、缓冲后的输入时钟信号CKB，半周期延迟线HCDL20、匹配延迟线30、半周期延迟时钟信号CKD、匹配延时时钟信号CKM、RS触器40、校准时钟信号CKO、施密特触发器101、反相缓冲器102、半周期延迟线单元HCDLU201、半周期延迟线单元正向延迟线输入端DLI、半周期延迟线单元延迟线使能输入端ENI、半周期延迟线单元反向延迟线输出端HCDLO、传统基本延迟单元、改进基本延迟单元202、半周期延迟线单元正向延迟线输出端DLO、半周期延迟线单元延迟线使能输出端ENO、半周期延迟线单元边沿检测输出端CO、半周期延迟线单元边沿检测输入端CI、半周期延迟线单元反向延迟线输入端HCDLI、半周期延迟线单元时钟信号输入端CK、锁存器203、2-1数据选择器401、传统动态D触发器、改进动态D触发器402。

具体实施方式

以下将结合附图和具体实例对本发明进行详细说明。

该电路中输入缓冲级10的输入端接待校准的原始输入时钟信号CKI；输入缓冲级10的输出端信号为缓冲后的输入时钟信号CKB，该信号被同时连接至半周期延迟线HCDL20的时钟输入端和匹配延迟线30的时钟输入端；半周期延迟线HCDL 20的输出端信号即半周期延迟时钟信号CKD，以及匹配延迟线30的输出端信号即匹配延时时钟信号CKM分别接RS触发器40的复位输入端R和置位输入端S；RS触发器40的输出端Q处信号即为校准后的具有50％占空比校准时钟信号CKO；输入缓冲级10的作用是保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL 20用于产生相对于输入时钟信号CKB有半个周期延时的半周期延迟时钟信号CKD；匹配延迟线30用于对输入时钟信号CKB进行适当的延时得到匹配延时时钟信号CKM，该延时用来匹配半周期延迟线20引入的延时误差；RS触发器40使用上升沿相差恰为半个周期的半周期延迟时钟信号CKD和匹配延时时钟信号CKM，使用上升沿触发原理，合成具有50％占空比的校准时钟信号CKO。

所述的输入缓冲级10由施密特触发器101和一至若干级反相缓冲器102首尾依次串联而成，反相缓冲器102逐级放大，以获得足够的扇出驱动能力。

所述的半周期延迟线HCDL 20由一至若干级半周期延迟线单元HCDLU 201依次串联而成；串联方法为：第一级半周期延迟线单元HCDLU 201的第一信号输入端即正向延迟线输入端DLI接半周期延迟线HCDL 20输入端的输入时钟信号CKB，第一级半周期延迟线单元HCDLU201的第二信号输入端即延迟线使能输入端ENI接高电平，第一级半周期延迟线单元HCDLU201的第三信号输出端即反向延迟线输出端HCDLO接基本延迟单元202的第一延迟输入信号端IN1；此后各级半周期延迟线单元HCDLU 201的第一信号输入端即正向延迟线输入端DLI接前一级半周期延迟线单元HCDLU 201的第一信号输出端即正向延迟线输出端DLO，第二信号输入端即延迟线使能输入端ENI接前一级的第二信号输出端即延迟线使能输出端ENO，第四信号输出端即边沿检测输出端CO接前一级的第四信号输入端即边沿检测输入端CI，第三信号输出端即反向延迟线输出端HCDLO接前一级的第五信号输入端即反向延迟线输入端HCDLI；最后一级的第四信号输入端边沿检测输入端CI与第五信号输入端即反向延迟线输入端HCDLI接低电平；所有半周期延迟线单元HCDLU 201的第三信号输入端即时钟信号输入端CK接半周期延迟线HCDL 20输入端的输入时钟信号CKB；所有半周期延迟线单元HCDLU 201中上文未提及的信号输入和输出端悬空；基本延迟单元202的第二延迟信号输入端IN2接低电平，使能信号输入端EN接高电平，延迟信号输出端OUT即为半周期延迟线HCDL 20输出端半周期延时时钟信号CKD。

所述的匹配延迟线30由三输入与非门和反相缓冲器102级联而成；三输入与非门的第一、第二输入端接高电平，第三输入端接匹配延迟线30的输入时钟信号CKB；反相缓冲器102输出为匹配延迟线30匹配延时时钟信号CKM。

所述的RS触发器40中，2-1数据选择器的第一时钟信号输入端即半周期延迟时钟信号CKD和第二时钟信号输入端即匹配延迟时钟信号CKM分别接RS触发器40同名信号半周期延迟时钟信号CKD和匹配延时时钟信号CKM；2-1数据选择器选择时钟信号输出端CKS接D触发器402的时钟输入端CK；D触发器的数据输出端Q接第一反相缓冲器102的输入端和第二反相缓冲器102的输入端；第一反相缓冲器102的输出端接D触发器的数据输入端D和第三反相缓冲器的输入端；第二反相缓冲器102的输出端接2-1数据选择器的选择信号输入端SEL；第三反相缓冲器的输出端接RS触发器40的校准后的校准时钟信号CKO。

本发明中的半周期延迟线是实现占空比校准的关键。如图4所示，输入到半周期延迟线中的经过缓冲的输入时钟信号CKB首先在由基本延迟单元的组成的正向延迟线中向右传播。当下一个外部时钟信号到来时，已经在正向延迟线中传播了一个时钟周期的时钟信号经一系列判决和选通电路进入反向延迟线中向左传播。电路结构的设计使时钟信号在反向延迟线中传播所经过的基本延迟单元数恰好为正向延迟线中所经过基本延迟单元数的一半，从而实现时钟信号经过正反向延迟线传播后总共恰好经历1.5个时钟周期时间，从而与经过缓冲的原始时钟信号产生半周期的相位差。RS触发器使用经过缓冲的原始输入时钟信号和该半周期延迟时钟信号使用边沿触发交替进行置位和复位，合成具有50％占空比的校准输出时钟信号CKO。完成占空比校准电路工作波形如图2所示意。

1、输入缓冲级

由于半周期延迟线的要求时钟信号具有较大的驱动能力，本发明利用施密特触发器和多级反相缓冲器构成输入缓冲级，如图3(a)所示，本实例中使用3级反相器作为缓冲放大级。

施密特触发器的电路结构如图3(b)所示，其作用在于增强输入的抗干扰能力。施密特触发器的高低翻转阈值可以通过调整电路中相关MOS管的宽长比调节。

多级反相缓冲器由尺寸逐级放大的反相器链构成。每级反相电路结构如图3(b)所示，但器件尺寸逐级放大。设反相器链级数为N，级间尺寸比例系数为k，反相器链最终扇出要求为F。

则电路设计要求为k^N≥F

反相器链总延迟时间为T＝kN

总版图面积为 $S=\frac{k(1-k^N)}{1-k}{S}_0,$ 其中S₀为基本反相器版图面积。

恰当选择k和N，可以使缓冲级10的总延迟时间T与总版图面积S之间取得折衷。

2、半周期延迟线

半周期延迟线由若干级半周期延迟线单元依次串联而成，如图4所示。其中，每一级半周期延迟线单元(图5)中的正向延迟线输入端DLI和正向延迟线输出端DLO以及它们之间的两个基本延迟单元，共同组成输入时钟信号的正向延迟线。输入时钟信号CKB的每一个上升沿都将在正向延迟线中激发一个向右传播的正窄脉冲。而每一级半周期延迟线单元(图5)中的反向延迟线输入端HCDLI和反向延迟线输出端HCDLO以及它们之间的一个基本延迟单元，共同组成输入时钟信号的反向延迟线。反向延迟线中任何一个基本延迟单元的IN2输入端获得一个正脉冲时，都将在反向延迟线中激发一个向左传播的正窄脉冲。当下一个输入时钟信号CKB的上升沿到来时，假设在正向延迟线中由上一个输入时钟信号CKB上升沿激发的正窄脉冲传播到第k个半周期延迟线单元，由于锁存器电路结构被设计为高电平锁存，则第k级、第k+1级半周期延迟线单元中的锁存器锁存到的数据分别为“1”和“0”。第k+1级半周期延迟线单元中的锁存器锁存到的数据“0”经过反向后通过第k+1级半周期延迟线单元的边沿检测输出端CO和第k级半周期延迟线单元的边沿检测输入端CI传递至第k级半周期延迟线单元的三输入与非门的第三信号输入端，此时第k级半周期延迟线单元中的三输入与非门将满足所有输入端均为高电平而输出低电平。该低电平通过与之相连的反相器反相后在本级的反向延迟线基本延迟单元的IN2端激发一个向左传播的正脉冲。并且，该正脉冲传播到半周期延迟线中第一个半周期延迟单元的HCDLO端时，经过的基本延迟单元数恰好为激发该脉冲的正向延迟线中正脉冲经过基本延迟单元数的一半，而半周期延迟线中除所有半周期延迟单元外额外的一个基本延迟单元用于匹配第k级半周期延迟线单元中锁存器的传播延时，从而更为精确的实现半周期延迟的功能。

第k级半周期延迟线单元中的三输入与非门和与之相连的反相器在本级的反向延迟线基本延迟单元的IN2端激发一个向左传播的正脉冲的同时，将产生一个使能禁止信号通过每一级半周期延迟线单元中的使能信号输入端ENI、使能信号输出端ENO和它们之间的二输入与门共同构成的使能信号链向第k级之后的所有半周期延迟线单元传播，用于禁止多余的正脉冲继续在正向或反向延迟线中继续传播。

基本延迟单元是半周期延迟线的关键单元。传统的基本延迟单元如图6(a)所示，由与非门和非门串联而成。由于CMOS工艺中P管与N管性能失配的客观存在，时钟信号在这种基本延迟单元中传播时，其前后沿的传播速度并不相等。这种速度差异经过逐级积累轻则导致电路校准误差增大，性能劣化；重则导致在延迟线中传播的正窄脉冲或负窄脉冲消失，使电路无法工作。

改进的基本延迟单元如图6(b)所示，当第一延迟信号输入端IN1节点为低时，N4的栅极被预充电到高。当第一延迟信号输入端IN1节点产生一个上升沿的瞬间，N3的栅极被充电到高，此时N4的栅极的预充电荷尚未被充分泄放，从而N3和N4同时导通。若此时基本延迟单元使能信号EN为有效电平(高电平)，则N7也导通，P4和N8栅极被放电至低电平。而在第一延迟信号输入端IN1信号的持续低电平或高电平阶段、第一延迟信号输入端IN1信号的下降沿时刻，或基本延迟单元使能信号EN的低电平阶段，均无法满足N3、N4、N7同时导通的条件，此时P4和N8栅极将由二极管接法的P1逐渐充电至高电平。总体而言，当基本延迟单元使能信号EN为高电平时，第一延迟信号输入端IN1信号的一个上升沿将会在P4和N8栅极产生一个负脉冲。该负脉冲经过P4～P6，N8～N10构成的三级反相器整形并反相后生成一个边沿较为理想的正脉冲作为此基本延迟单元的延迟输出信号。将P2、N1、N3、N4保持它们之间的相互连接关系复制一份分别记为P3、N2、N5、N6，并将N5的漏极D与N3的漏极D相连，N6的源极S与N4的源极S相连，P3栅极所连节点命名为IN2。即可实现特性与IN1相同，逻辑上与IN1信号相或的第二延迟信号输入端IN2信号的传播路径。改进的基本延迟单元其优点在于，对于在由此构成的延迟线中传播的正脉冲，其脉宽可以稳定的维持在一个适当值，并且脉宽的具体宽度并不影响电路的性能。同时，在正反向延迟线中，均由脉冲的上升沿的传播延时作为整个延迟线的传播延迟，使正反向延迟线具有较好的一致性。

图7为锁存器电路结构示意图。该锁存器电路结构的特征在于：第一级为输入级由P管P1、P2和N管N1依次串联而成；P1的源极S接电源正极，P1的漏极D接P2的源极S，P2的漏极D接N1的漏极D，N1的源极S接电源负极。P1和N1的栅极G接数据输入D，P2的栅极G接锁存信号输入LE。第二级为存储级有P管P3和N管N2构成；P3的源极S接电源正极，P3的漏极D接N2的漏极D，N2的源极S接电源负极。P3的栅极G接P1的漏极D，N2的栅极G接N1的漏极D。P管P4与N管N3、P管P5与N管N4分别按照图3(c)结构示意组成两级反相缓冲器并相互串联，将P3的漏极D与N2的漏极D节点的输出信号反相两次分别得到反相输出信号QN和同相输出信号Q。使用两级反相器的目的在于，使输出波形边沿更为陡峭，接近于理想数字信号。

根据图7，同时参照图4和图5的结构示意：每一级半周期延迟线单元中的锁存器均使用原始输入时钟信号CKB作为锁存信号LE，将正向延迟线中传播的正脉冲信号作为数据信号D。一些与本发明相关的占空比校准方案中，使用图11(a)所示的D触发器代替本发明中的锁存器，并且将原始输入时钟信号CKB作为数据信号D，而将正向延迟线中传播的正脉冲信号作为时钟信号CK。该传统方案的缺点在于，当原始输入时钟信号CKB的占空比小于两个基本延迟单元的延时时间时，将可能导致“丢失”一个周期的时钟。而本发明中使用原始输入时钟信号CKB作为锁存信号可以有效避免这种情况发生。同时，本发明中的锁存器在设计过程中充分考虑到了降低输入时钟信号CKB信号的扇出负载，将锁存信号LE的输入负载降低到了仅一个PMOS管。对系统提高性能，降低功耗起到了积极的作用。

3、匹配延迟线

匹配延迟线(图8)使用与图5所示的半周期延迟线单元中的三输入与非门和与之相连的非门相同的电路结构，用于匹配半周期延迟线单元中在信号传播路径中由上述两部分电路引入的固定延时误差。

4、RS触发器

合成具有50％占空比的校准时钟信号CKO的RS触发器的设计关键在于使从置位端到输出端、以及从复位端到输出端路径延时更精确的匹配。本发明使用如图9所示的结构来实现所需功能。

2-1数据选择器根据选择信号输入端SEL信号来选择半周期延迟时钟信号CKD或者匹配延时时钟信号CKM信号作为D触发器的输入时钟。当D触发器输出为高时，校准时钟信号CKO输出为高；此时2-1数据选择器的选择信号输入端SEL为低，将选中半周期延迟时钟信号CKD信号作为2-1数据选择器输出端信号，也即D触发器的时钟输入端信号。当半周期延迟时钟信号CKD产生上升沿时，将使D触发器翻转，使校准时钟信号CKO输出信号变低，实现复位功能。相反，当D触发器输出为低时，校准时钟信号CKO输出为低；此时选择信号输入端SEL为高，将选中匹配延时时钟信号CKM信号作为2-1数据选择器输出端信号，也即D触发器的时钟输入端信号。当匹配延时时钟信号CKM产生上升沿时，将使D触发器翻转，使校准时钟信号CKO输出信号变高，实现置位功能。

本发明使用如图10所示的电路结构来实现2-1数据选择器功能。该电路结构中，半周期延迟时钟信号CKD信号和匹配延时时钟信号CKM信号具有完全相等的地位。同时，本发明使用两个反相器来分别隔离D触发器输出端和D触发器输入端以及2-1数据选择器的SEL输入端的连接。以抑制上述两个输入端在整个RS触发器处于置位和复位两种情况下输入负载的轻微变化带来的从置位端到输出端、以及从复位端到输出端路径延时的失配。

传统的动态D触发器使用如图11(a)的电路形式，该结构的缺点在于，当数据输入端D输入持续为低时，在每次时钟信号CK的上升沿，由于预充电节点A不能立刻放电到低，将导致N4和N5的短暂同时导通，使反向数据输出QN端产生一个有害的负脉冲毛刺。

本发明提出的改进电路结构如图11(b)所示。该改进电路结构与图11(a)所示的传统电路的差异在于：去除传统电路图11(a)中的N4，将N5的漏极D直接连接到P4的漏极D；同时打断节点A至N5栅极的连接，插入N6；N6的漏极D接节点A，N6的源极S接N5管的栅极，N6的栅极接时钟信号CK。该电路结构使用CK信号作为预充电节点到N5栅极信号传播的门控信号，可适度延后预充电节点A对N5栅极的控制作用。由于N6的导通在任何情况下都不会早于N3，因此，在N6导通时，能保证预充电节点A已经达到稳定状态，从而消除D触发器的输出毛刺。

Claims (5)

1.一种数字时钟占空比校准电路，其特征在于该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，该信号被同时连接至半周期延迟线HCDL(20)的时钟输入端和匹配延迟线(30)的时钟输入端；半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL(20)用于产生相对于输入时钟信号(CKB)有半个周期延时的半周期延迟时钟信号(CKD)；匹配延迟线(30)用于对输入时钟信号(CKB)进行适当的延时得到匹配延时时钟信号(CKM)，该延时用来匹配半周期延迟线(20)引入的延时误差；RS触发器(40)使用上升沿相差恰为半个周期的半周期延迟时钟信号(CKD)和匹配延时时钟信号(CKM)，使用上升沿触发原理，合成具有50％占空比的校准时钟信号(CKO)。

2.根据权利要求1所述的数字时钟占空比校准电路，其特征在于所述的输入缓冲级(10)由施密特触发器(101)和一至若干级反相缓冲器(102)首尾依次串联而成，反相缓冲器(102)逐级放大，以获得足够的扇出驱动能力。

3.根据权利要求1所述的数字时钟占空比校准电路，其特征在于所述的半周期延迟线HCDL(20)由一至若干级半周期延迟线单元HCDLU(201)依次串联而成；串联方法为：第一级半周期延迟线单元HCDLU(201)的第一信号输入端即正向延迟线输入端(DLI)接半周期延迟线HCDL(20)输入端的输入时钟信号(CKB)，第一级半周期延迟线单元HCDLU(201)的第二信号输入端即延迟线使能输入端(ENI)接高电平，第一级半周期延迟线单元HCDLU(201)的第三信号输出端即反向延迟线输出端(HCDLO)接基本延迟单元(202)的第一延迟输入信号端IN1；此后各级半周期延迟线单元HCDLU(201)的第一信号输入端即正向延迟线输入端(DLI)接前一级半周期延迟线单元HCDLU(201)的第一信号输出端即正向延迟线输出端(DLO)，第二信号输入端即延迟线使能输入端(ENI)接前一级的第二信号输出端即延迟线使能输出端(ENO)，第四信号输出端即边沿检测输出端(CO)接前一级的第四信号输入端即边沿检测输入端(CI)，第三信号输出端即反向延迟线输出端(HCDLO)接前一级的第五信号输入端即反向延迟线输入端(HCDLI)；最后一级的第四信号输入端边沿检测输入端(CI)与第五信号输入端即反向延迟线输入端(HCDLI)接低电平；所有半周期延迟线单元HCDLU(201)的第三信号输入端即时钟信号输入端(CK)接半周期延迟线HCDL(20)输入端的输入时钟信号(CKB)；所有半周期延迟线单元HCDLU(201)中上文未提及的信号输入和输出端悬空；基本延迟单元(202)的第二延迟信号输入端IN2接低电平，使能信号输入端EN接高电平，延迟信号输出端OUT即为半周期延迟线HCDL(20)输出端半周期延时时钟信号(CKD)。

4.根据权利要求1所述的数字时钟占空比校准电路，其特征在于所述的匹配延迟线(30)由三输入与非门和反相缓冲器(102)级联而成；三输入与非门的第一、第二输入端接高电平，第三输入端接匹配延迟线(30)的输入时钟信号(CKB)；反相缓冲器(102)输出为匹配延迟线(30)匹配延时时钟信号(CKM)。

5.根据权利要求1所述的数字时钟占空比校准电路，其特征在于所述的RS触发器(40)中，2-1数据选择器的第一时钟信号输入端即半周期延迟时钟信号端(CKD)和第二时钟信号输入端即匹配延迟时钟信号端(CKM)分别接RS触发器(40)同名信号端即半周期延迟时钟信号(CKD)和匹配延时时钟信号(CKM)；2-1数据选择器选择时钟信号输出端CKS接D触发器(402)的时钟输入端(CK)；D触发器的数据输出端Q接第一反相缓冲器(102)的输入端和第二反相缓冲器(102)的输入端；第一反相缓冲器(102)的输出端接D触发器的数据输入端D和第三反相缓冲器的输入端；第二反相缓冲器(102)的输出端接2-1数据选择器的选择信号输入端SEL；第三反相缓冲器的输出端接RS触发器(40)的校准后的校准时钟信号(CKO)。

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