CN115940896A

CN115940896A - 一种数字时钟电路

Info

Publication number: CN115940896A
Application number: CN202210658256.6A
Authority: CN
Inventors: 谷华宝
Original assignee: Shanghai Xingsi Semiconductor Co ltd
Current assignee: Shanghai Xingsi Semiconductor Co ltd
Priority date: 2022-06-10
Filing date: 2022-06-10
Publication date: 2023-04-07
Anticipated expiration: 2042-06-10
Also published as: CN115940896B

Abstract

本发明实施例提供了一种数字时钟电路，包括依次电连接的脉冲生成电路、测量延迟电路、可变延迟电路和触发器电路。本发明实施例通过在测量延迟电路中设置多个具有不同延迟周期的延迟电路对脉冲生成电路生成的第一脉冲信号进行延迟，从而获得延迟精度更高的第二脉冲信号，基于第二脉冲信号再通过可变延迟电路和触发器电路获得校准后的倍频信号，提高了通过第一脉冲信号而获得的倍频信号的精度，从而提高了锁相环路的使用性能。

Description

一种数字时钟电路

技术领域

本发明涉及数字电路技术，尤其涉及一种数字时钟电路。

背景技术

现有的锁相环路中，为了得到比较好的性能，需要更好的带内噪声、更高频的参考时钟，即需要对参考时钟倍频。而在现有技术中，如果通过模拟校准方法，会出现使用电容的情况，因此电路面积会较大出现时间较长的问题，并且脉冲信号的精度也并不高；而如果通过数字校准方式，其获得的脉冲信号的精度会比较低。

发明内容

本发明实施例提供的一种数字时钟电路，解决了现有技术中通过脉冲信号获得倍频信号的精度较低的问题。

本发明实施例提供了一种数字时钟电路，包括依次电连接的脉冲生成电路、测量延迟电路、可变延迟电路和触发器电路；

所述脉冲生成电路用于生成第一脉冲信号，所述第一脉冲信号的占空比小于50％；

所述测量延迟电路用于对所述第一脉冲信号进行延迟处理，获得第二脉冲信号和控制信号，所述第二脉冲信号为对所述第一脉冲信号进行延迟后生成的信号，所述控制信号为根据所述第二脉冲信号生成的采样信号，其中，所述测量延迟电路包括第一级测量延时电路和多个中间级测量延迟电路，所述第一级测量延时电路和多个中间级测量延迟电路依次电连接，所述第一级测量延时电路和多个所述中间级测量延迟电路均包括第一测量延迟模块，所述第一级测量延时电路中还包括与所述第一测量延迟模块电连接的第二测量延迟模块，所述第二测量延迟模块的延迟周期小于所述第一测量延迟模块；

所述可变延迟电路用于根据所述控制信号和所述第二脉冲信号对所述第一脉冲信号进行延迟处理，获得第三脉冲信号；

所述触发器电路用于根据所述第一脉冲信号和第三脉冲信号生成校准后的倍频信号。

可选的，所述脉冲生成电路包括第一信号输入端、第一延迟单元、第一与门、第一异或门和第一信号输出端；

所述第一信号输入端分别与所述第一延迟单元的第一端、所述第一与门的第一端和所述第一异或门的第一端电连接；

所述第一延迟单元的第二端与所述第一与门的第一端电连接；

所述第一与门的第二端与所述第一异或门的第一端电连接；

所述第一异或门的第二端与所述第一信号输出端电连接。

可选的，所述第一级测量延时电路包括第二信号输入端、第一测量延迟模块、第二测量延迟模块和第二信号输出端；

所述第一级测量延时电路包括的第一测量延迟模块的第一端连接到所述第二信号输入端，所述第一级测量延时电路包括的第一测量延迟模块的第二端连接到所述第二测量延迟模块的第一端，所述第二测量延迟模块的第二端连接到所述第二信号输出端。

可选的，所述第一测量延迟模块包括多个串联的第二延迟单元。

可选的，所述测量延迟电路还包括采样延迟电路，所述采样延迟电路与所述中间级测量延迟电路电连接，所述采样延迟电路的延迟周期不大于所述中间级测量延迟电路的延迟周期。

可选的，所述采样延迟电路包括第四信号输入端、第三测量延迟模块、采样电路和第四信号输出端；

所述第三测量延迟模块的第一端与所述第四信号输入端电连接，所述第三测量延迟模块的第二端与所述第四信号输出端电连接；

所述采样电路的第一端与所述第三测量延迟模块的第二端电连接；

其中，所述第三测量延迟模块包括多个串联的第五延迟单元。

可选的，所述第二延迟单元用于对所述第一脉冲信号产生时延。

可选的，所述第五延迟单元用于提高所述第一脉冲信号的精度；

和/或，

所述第五延迟单元的延迟周期与所述第二测量延迟模块的延迟周期相同；

和/或，

所述第一级测量延时电路、多个中间级测量延迟电路以及所述采样延迟电路依次电连接。

可选的，所述触发器电路包括第五信号输入端、第六信号输入端、第二与门、第三与门和第五信号输出端；

所述第五信号输入端与所述第二与门的第一端电连接，所述第二与门的第二端与所述第三与门的第一端电连接；

所述第六信号输入端与所述第三与门的第一端电连接，所述第三与门的第二端与所述第五信号输出端电连接。

可选的，所述可变延迟电路包括多个第四延迟单元，所述多个第四延迟单元作用于所述第一脉冲信号的延迟周期为所述测量延迟电路作用于所述第一脉冲信号的延迟周期的一半延迟周期。

本发明实施例提供了一种数字时钟电路，包括依次电连接的脉冲生成电路、测量延迟电路、可变延迟电路和触发器电路；所述脉冲生成电路用于生成第一脉冲信号，所述第一脉冲信号的占空比小于50％；所述测量延迟电路用于对所述第一脉冲信号进行延迟处理，获得第二脉冲信号和控制信号，所述第二脉冲信号为对所述第一脉冲信号进行延迟后生成的信号，所述控制信号为根据所述第二脉冲信号生成的采样信号，其中，所述测量延迟电路包括第一级测量延时电路和多个中间级测量延迟电路，所述第一级测量延时电路和多个中间级测量延迟电路依次电连接，所述第一级测量延时电路和多个所述中间级测量延迟电路均包括第一测量延迟模块，所述第一级测量延时电路中还包括与所述第一测量延迟模块电连接的第二测量延迟模块，所述第二测量延迟模块的延迟周期小于所述第一测量延迟模块；所述可变延迟电路用于根据所述控制信号和所述第二脉冲信号对所述第一脉冲信号进行延迟处理，获得第三脉冲信号；所述触发器电路用于根据所述第一脉冲信号和第三脉冲信号生成校准后的倍频信号。本发明实施例通过在测量延迟电路中设置多个具有不同延迟周期的延迟电路对脉冲生成电路生成的第一脉冲信号进行延迟，从而获得延迟精度更高的第二脉冲信号，基于第二脉冲信号再通过可变延迟电路和触发器电路获得校准后的倍频信号，提高了通过第一脉冲信号而获得的倍频信号的精度，从而提高了锁相环路的使用性能。

附图说明

图1为本发明实施例提供的一种数字时钟电路的模块连接图；

图2为本发明实施例提供的一种数字时钟电路的电路图；

图3为本发明实施例中第一级测量延时电路的电路图；

图4为本发明实施例提供的一种中间级测量延迟电路的电路图；

图5为本发明实施例提供的另一种中间级测量延迟电路的电路图；

图6为本发明实施例中触发器电路的电路图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本申请保护的范围。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。

此外，术语“第一”、“第二”等可在本文中用于描述各种方向、动作、步骤或元件等，但这些方向、动作、步骤或元件不受这些术语限制。这些术语仅用于将第一个方向、动作、步骤或元件与另一个方向、动作、步骤或元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一速度差值为第二速度差值，且类似地，可将第二速度差值称为第一速度差值。第一速度差值和第二速度差值两者都是速度差值，但其不是同一速度差值。术语“第一”、“第二”等而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

参阅图1，图1为本发明实施例提供的一种数字时钟电路的模块连接图，本发明实施例提供的一种数字时钟电路，包括依次电连接的脉冲生成电路1、测量延迟电路2、可变延迟电路3和触发器电路4；

所述脉冲生成电路1用于生成第一脉冲信号，所述第一脉冲信号的占空比小于50％；

所述测量延迟电路2用于对所述第一脉冲信号进行延迟处理，获得第二脉冲信号和控制信号，所述第二脉冲信号为对所述第一脉冲信号进行延迟后生成的信号，所述控制信号为根据所述第二脉冲信号生成的采样信号，其中，所述测量延迟电路2包括第一级测量延时电路和多个中间级测量延迟电路，所述第一级测量延时电路和多个中间级测量延迟电路依次电连接，所述第一级测量延时电路和多个所述中间级测量延迟电路均包括第一测量延迟模块，所述第一级测量延时电路中还包括与所述第一测量延迟模块电连接的第二测量延迟模块，所述第二测量延迟模块的延迟周期小于所述第一测量延迟模块；

所述可变延迟电路3用于根据所述控制信号和所述第二脉冲信号对所述第一脉冲信号进行延迟处理，获得第三脉冲信号；

所述触发器电路4用于根据所述第一脉冲信号和第三脉冲信号生成校准后的倍频信号。

在本实施例中，第一脉冲信号和第二脉冲信号均为脉冲信号，脉冲信号是一种离散信号，形状多种多样，与普通模拟信号相比，波形之间在Y轴不连续，具体地，波形与波形之间有明显的间隔，但具有一定的周期性是它的特点。最常见的脉冲波是矩形波。脉冲信号可以用来表示信息，也可以用来作为载波，比如脉冲调制中的脉冲编码调制，脉冲宽度调制等等，还可以用于各种数字电路、高性能芯片中。其中，脉冲信号的占空比是指电路被接通的时间占整个电路工作周期的百分比。示例性的，一个电路在它一个工作周期中有一半时间被接通了，那么它的占空比就是50％，通过将脉冲信号的生成周期调整为小于50％周期占空比可以在后续倍频中更好地调整时钟周期频率。

其中，脉冲生成电路1生成第一脉冲信号，该第一脉冲信号的脉冲频率和精度根据脉冲生成电路1的设定相关，测量延迟电路2通过对第一脉冲信号进行多级时延处理使生成的第二脉冲信号的延迟周期与第一脉冲信号不同。其中，多级时延包括多个不同的延迟模块，在现有技术中，通常使用多个相同的延迟模块，当延迟模块不同时，延迟模块实现的精度也将改变，因此可以通过设置多个不同的延迟模块来提高第二脉冲信号的精度。可变延迟电路3也是由一系列的延迟模块组成，该延迟模块的延迟周期为测量延迟电路2的延迟单元一半。根据测量延迟电路2的周期结束标志，可变延迟电路3生成一个固定的半周期延时的第三脉冲信号。触发器电路4为RS触发器，触发器电路4根据第一脉冲信号和第三脉冲信号生成周期精度较高的倍频信号，具体地，通过性能模拟可以该校准方法的精度在0.5％以内。

具体地，测量延迟电路2还会根据第二脉冲信号生成的采样信号，进一步生成控制信号，该控制信号会控制可变延迟电路3对第一脉冲信号的延迟过程。测量延迟电路2包括两部分电路，即第一级测量延时电路和多个中间级测量延迟电路，第一级测量延时电路和多个中间级测量延迟电路依次电连接后组成测量延迟电路2。其中，第一级测量延时电路和多个中间级测量延迟电路种均包括第一测量延迟模块，第一测量延迟模块中可以有多个相同的延迟单元组成，在本实施例中不限定具体延迟单元的数量。第一级测量延时电路中还包括第二测量延迟模块，且第二测量延迟模块的延迟周期小于第一测量延迟模块。第二测量延迟模块对第一脉冲信号的延迟精度进行提升，使得第一脉冲信号通过第一测量延迟模块和第二测量延迟模块之后生成的第二脉冲信号的精度更加符合预期，因此获得的第二脉冲信号的精度更高。

需要进行说明的是，第二测量模块的延迟需要小于第一测量模块，在本实施例中对测量延迟电路的原理进行说明，在现有技术中，设置一个延迟单元的时延间隔为2t1，预估初始第一脉冲信号在一个信号周期结束后，测量周期为20t1，半周期为10t1，此时误差为2t1。考虑误差2t1后计算得到实际周期在18t1～20t1之间，此时占空比为半周期与实际周期的比值，即占空比在0.5～0.55的范围内。而在本申请的技术方案中，通过增加延迟单元来提高占空比精度，具体地，在现有技术中基础上，通过增加额外一个延迟单元，并设定该延迟单元的时延间隔为t1时，第一脉冲信号在一个信号周期结束后，用时为20t1+t1，误差为2t1，此时实际周期在19t1～21t1之间，计算可得占空比在0.48～0.53之间，相比于现有技术占空比更加接近0.5，因此提高了脉冲信号的精度。需要进行说明的是，额外一个延迟单元的时延间隔可以根据实际情况进行适应性调整，不同时延间隔对占空比的精度影响也不同，在本实施例中不作具体限定。

在另一个可选的实施例中，参阅图2，所述脉冲生成电路包括信号输入端、第一延迟单元、第一与门、第一异或门和第一信号输出端；

所述信号输入端分别与所述第一延迟单元的第一端、所述第一与门的第一端和所述第一异或门的第一端电连接；

所述第一与门的第二端与所述第一异或门的第一端电连接；

所述第一异或门的第二端与所述第一信号输出端电连接。

参阅图2，图2为本发明实施例提供的一种数字时钟电路的电路图，所述脉冲生成电路包括信号输入端CLK、第一延迟单元DELAY、第一与门AND1、第一异或门XOR1和信号输出端2*CLK；

所述信号输入端CLK分别与所述第一延迟单元DELAY的第一端、所述第一与门AND1的第一端和所述第一异或门XOR1的第一端电连接；

所述第一延迟单元DELAY的第二端与所述第一与门AND1的第一端电连接；

所述第一与门AND1的第二端与所述第一异或门XOR1的第一端电连接；

所述第一异或门XOR1的第二端与所述信号输出端2*CLK电连接。

在本实施例中，第一延迟单元DELAY可以根据其内部电路设置从而设置好输出延迟的时间，具体地，不同延迟单元的延迟时间不同，可以根据实际情况进行适应性调整。第一与门AND1是实现逻辑“乘”运算的电路，有两个以上输入端，一个输出端(一般电路都只有一个输出端，ECL电路则有二个输出端)。只有当所有输入端都是高电平(逻辑“1”)时，该电路输出才是高电平(逻辑“1”)，否则输出为低电平(逻辑“0”)。而第一异或门XOR1有多个输入端、一个输出端，多输入异或门可由两输入异或门构成。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。即如果两个输入不同，则异或门输出高电平1。具体地，脉冲生成电路通过信号输入端CLK输入模拟信号后，通过第一与门AND1和第一异或门XOR1的运算后，从而输出第一脉冲信号。

在另一个可选的实施例中，所述第一级测量延时电路包括第二信号输入端、第一测量延迟模块、第二测量延迟模块和第二信号输出端；

所述第一测量延迟模块包括多个串联的第二延迟单元，第二测量延迟模块包括第三延迟单元。

在本实施例中，第一级测量延迟电路一般由一系列的延迟模块组成，参阅图3，图3为本实施例中第一级测量延时电路的电路图，在本实施例中第一测量延迟模块包括的多个第二延迟单元以两个为例进行说明。所述第一级测量延时电路包括第二信号输入端IN、两个第二延迟单元Delay1、第三延迟单元Delay2和第二信号输出端OUT；

所述两个第二延迟单元Delay1串联后的第一端与所述第二信号输入端IN电连接，所述两个第二延迟单元Delay1串联后的第二端与所述第三延迟单元Delay2的第一端电连接，所述第三延迟单元Delay2的第二端与所述第二信号输出端OUT电连接。所述第二延迟单元Delay1用于对所述脉冲信号产生时延，所述第三延迟单元Delay2用于提高所述脉冲信号的精度。

在本实施例中，第二延迟单元Delay1和第三延迟单元Delay2的电路结构不同，因此，两个第二延迟单元Delay1主要是用于对脉冲信号的时间间隔进行调整，而第三延迟单元Delay2主要是用于提供脉冲信号的周期精度，使脉冲信号更加精确，从而符合使用需求。具体地，两个第二延迟单元Delay1用于对第二信号输入端IN输入的脉冲信号进行延迟，第三延迟单元Delay2用于提高脉冲信号的精度。另外，数字测量不可避免会有一个最小测量误差，示例性的，在第一测量延迟模块中，在两个第二延迟单元之后额外加上延迟周期与第二延迟单元的延迟周期相同的第三延迟单元，可以提高50％的测量误差。

参阅图4，图4为本发明实施例提供的一种中间级测量延迟电路的电路图，在本实施例中多个第四延迟单元以两个为例进行说明。所述中间级测量延迟电路包括第三信号输入端IN、两个第二延迟单元Delay1和第三信号输出端OUT；

所述两个第二延迟单元Delay1串联后的第一端与所述第三信号输入端IN电连接，所述两个第二延迟单元Delay1串联后的第二端与所述第三信号输出端OUT电连接。

在本实施例中，中间级测量延迟电路的一种实现形式是直接将两个延迟单元Delay1串联后直接连接第三信号输入端IN和第三信号输出端OUT之间。

参阅图5，图5为本发明实施例提供的采样延迟电路的电路图，所述采样延迟电路与所述中间级测量延迟电路电连接，所述采样延迟电路的延迟周期不大于所述中间级测量延迟电路的延迟周期。所述采样延迟电路包括第四信号输入端、第三测量延迟模块、采样电路和第四信号输出端；

其中，所述第二延迟单元用于对所述第一脉冲信号产生时延。

所述第五延迟单元用于提高所述第一脉冲信号的精度；

和/或，

在本实施例中多个第五延迟单元以两个为例进行说明。所述采样延迟电路包括第四信号输入端IN、两个第五延迟单元Delay3、采样电路Sample和第四信号输出端OUT；

所述两个第五延迟单元Delay3串联后的第一端与所述第四信号输入端IN电连接，所述两个第五延迟单元Delay3串联后的第二端与所述第四信号输出端OUT电连接；

所述采样电路Sample的第一端与所述两个第五延迟单元Delay3串联后的第二端电连接。

在本实施例中，在两个第五延迟单元后连接一个采样电路Sample，采样电路Sample具有一个模拟信号输入，一个控制信号输入和一个模拟信号输出。该电路的作用是在某个规定的时刻接收输入电压，并在输出端保持该电压直至下次采样开始为止。采样电路通常有一个模拟开关，一个保持电容和一个单位增益为1的同相电路构成。需要进行说明的是，第五延迟单元可以与第三延迟单元相同。采样工作在采样状态和保持状态的两种状态之一。在采样状态下，开关接通，它尽可能快地跟踪模拟输入信号的电平变化，直到保持信号的到来；在保持状态下，开关断开，跟踪过程停止，它一直保持在开关断开前输入信号的瞬时值。具体地，与上述电路结构中的第二延迟单元结构类似，延迟单元DELAY1和DELAY3的延迟时间不一样，其中DELAY1的延迟时间多，DELAY3的延迟周期少。电路设计时，需要将DELAY1放在不会发生周期结束的地方，故不需要跟随采样电路，DELAY3放在可能发生周期结束处，这样可以提高周期校准的精度，同时减少总体电路面积。图中EOC为结束标识，标识后续并没有其他元件连接。

在另一个可选的实施例中，参阅图6，图6为本实施例中触发器电路的电路图，具体地，所述触发器电路包括第五信号输入端OUTH、第六信号输入端CLKIN、第二与门AND2、第三与门AND3和第五信号输出端CLKOUT；

所述第五信号输入端OUTH与所述第二与门AND2的第一端电连接，所述第二与门AND2的第二端与所述第三与门AND3的第一端电连接；

所述第六信号输入端CLKIN与所述第三与门AND3的第一端电连接，所述第三与门AND3的第二端与所述第五信号输出端CLKOUT电连接。

在本实施例中，触发器为RS触发器，RS触发器根据第三脉冲信号以及可变延迟信号，可以生成一个周期精度比较高的倍频信号，验证发现该校准方法可以使倍频信号的校准结果达到0.5％以内。

在另一个可选的实施例中，所述可变延迟电路包括多个第四延迟单元，所述多个第四延迟单元作用于所述第一脉冲信号的延迟周期为所述测量延迟电路作用于所述第一脉冲信号的延迟周期的一半延迟周期。

在本实施例中，可变延迟电路包括多个第四延迟单元，多个第四延迟单元的延迟周期为测量延迟电路作用于所述第一脉冲信号的延迟周期的一半，根据测量延迟单元的周期结束标志，生成一个固定的半周期延时得到脉冲信号，具体地，通过可变延时电路将输入的脉冲信号的延迟周期进行固定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims

1.一种数字时钟电路，其特征在于，包括依次电连接的脉冲生成电路、测量延迟电路、可变延迟电路和触发器电路；

2.根据权利要求1中所述的电路，其特征在于，所述脉冲生成电路包括第一信号输入端、第一延迟单元、第一与门、第一异或门和第一信号输出端；

所述第一与门的第二端与所述第一异或门的第一端电连接；

所述第一异或门的第二端与所述第一信号输出端电连接。

3.根据权利要求1中所述的电路，其特征在于，所述第一级测量延时电路包括第二信号输入端、第一测量延迟模块、第二测量延迟模块和第二信号输出端；

4.根据权利要求1中所述的电路，其特征在于，所述第一测量延迟模块包括多个串联的第二延迟单元。

5.根据权利要求1中所述的电路，其特征在于，所述测量延迟电路还包括采样延迟电路，所述采样延迟电路与所述中间级测量延迟电路电连接，所述采样延迟电路的延迟周期不大于所述中间级测量延迟电路的延迟周期。

6.根据权利要求5中所述的电路，其特征在于，所述采样延迟电路包括第四信号输入端、第三测量延迟模块、采样电路和第四信号输出端；

7.根据权利要求4中所述的电路，其特征在于，所述第二延迟单元用于对所述第一脉冲信号产生时延。

8.根据权利要求6中所述的电路，其特征在于，所述第五延迟单元用于提高所述第一脉冲信号的精度；

和/或，

9.根据权利要求1中所述的电路，其特征在于，所述触发器电路包括第五信号输入端、第六信号输入端、第二与门、第三与门和第五信号输出端；

10.根据权利要求1中所述的电路，其特征在于，所述可变延迟电路包括多个第四延迟单元，所述多个第四延迟单元作用于所述第一脉冲信号的延迟周期为所述测量延迟电路作用于所述第一脉冲信号的延迟周期的一半。