CN106612111A - 一种高精度延迟时钟校准的系统及方法 - Google Patents

Abstract

本发明公开了一种高精度延迟时钟校准的系统，包括与非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准端和输出端，所述处理模块包括延时控制端、选择控制端和控制开关端；所述与门的输出端通过延时芯片与多路选择器的输入端电性连接，所述处理模块的延时控制端与延时芯片电性连接，所述处理模块的选择控制端与多路选择器电性连接，所述处理模块的控制开关端与与非门的输入端电性连接，所述与非门的输出端与与门的输入端电性连接。本发明采用脉冲振荡计数方法实现脉宽测量，然后进行延时计算，最后调整延时芯片达到延时校准的目的，其可以实时的进行校准，排除了温度及其他外界对延时芯片的影响，从而实现高精度测量的效果。

Description

一种高精度延迟时钟校准的系统及方法

技术领域

本发明属于计算机技术领域，尤其涉及一种高精度延迟时钟校准的系统及方法。

背景技术

在一些技术领域如雷达和激光等，精确延时是整个系统的关键，但是延时实际值受到外界环境如温度的影响，如安森美的MC100EP196，其温度漂移影响也比较大，因此，实时延时校准成了一个改善整个系统精度的重要措施。

发明内容

为了克服现有技术的不足，本发明的目的之一在于提供一种高精度延迟时钟校准的系统，其能解决延迟时钟校准的技术问题。

本发明的目的之二在于提供一种高精度延迟时钟校准的系统，其能解决延迟时钟校准的技术问题。

本发明的目的之三在于提供一种高精度延迟时钟校准的方法，其能解决延迟时钟校准的技术问题。

本发明的目的之一采用以下技术方案实现：

一种高精度延迟时钟校准的系统，包括与非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准输出端和时钟输出端，所述处理模块包括延时控制端、选择控制端和控制开关端；

所述与门的两个输入端分别连接至与非门的输出端和时钟输入端；所述与门的输出端经延时芯片连接至多路选择器的输入端，所述处理模块的延时控制端和选择控制端分别连接至延时芯片的控制端和多路选择器的控制端，所述与非门的两个输入端分别连接至处理模块的控制开关端以及多路选择器的校准输出端；

所述处理模块的选择控制端和控制开关端具有相同的输出逻辑，当处理模块的选择控制端输出高电平时，多路选择器通过校准输出端输出校准信号，而在处理模块的选择控制端输出低电平时，多路选择器通过时钟输出端输出时钟信号。

优选的，还包括分频器，所述多路选择器的校准输出端通过分频器与处理模块电性连接。

优选的，所述多路选择器为两路选择器。

优选的，所述延时芯片的型号为MC100EP196。

本发明的目的之二采用以下技术方案实现：

一种高精度延迟时钟校准的系统，包括非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准输出端和时钟输出端，所述处理模块包括延时控制端和选择控制端；

所述与门的两个输入端分别连接至非门的输出端和时钟输入端；所述与门的输出端经延时芯片连接至多路选择器的输入端，所述处理模块的延时控制端和选择控制端分别连接至延时芯片的控制端和多路选择器的控制端，所述非门的输入端分别连接至处理模块的控制开关端以及多路选择器的校准输出端；

当处理模块的选择控制端输出高电平时，多路选择器通过校准输出端输出校准信号，而在处理模块的选择控制端输出低电平时，多路选择器通过时钟输出端输出时钟信号。

优选的，还包括分频器，所述多路选择器的校准输出端通过分频器与处理模块电性连接。

本发明的目的之三采用以下技术方案实现：

一种高精度延迟时钟校准的方法，包括以下步骤：

S1：控制延时芯片的输出延时为零，计算出脉冲个数M；

S2：控制延时芯片的输出延时为1个单位设定值，计算脉冲个数N；

S3：计算得到M与N的差值K，该差值K即为延迟一个单位设定值产生的振荡的个数；

S4：控制延时芯片的输出延时为100个单位设定值，计算脉冲个数N1；

S5：计算得到M与N1的差值K100，该差值K100即为延迟100个单位设定值产生的振荡个数；

S6：判断该K100与100*K的差值是否预设范围内，如果是，则结束，如果否，返回步骤S4并调整输出延迟。

优选的，所述预设范围是K。

相比现有技术，本发明的有益效果在于：

本发明采用脉冲振荡计数方法来实现脉宽测量，然后进行延时计算，最后调整延时芯片达到延时校准的目的，该方法经济使用，可以实时的进行校准，排除了温度及其他外界对延时芯片的影响，从而实现高精度测量的效果。

附图说明

图1为实施例一的高精度延迟时钟的系统的结构框图；

图2为图1中线路标注图；

图3为实施例二的高精度延迟时钟的系统的结构框图；

图4为本发明的一种高精度延迟时钟的方法的流程图。

具体实施方式

下面，结合附图以及具体实施方式，对本发明做进一步描述：

实施例一：

如图1所示，本实施例提供了一种高精度延时时钟的系统，包括与非门、与门、延时芯片、多路选择器、分频器和处理模块，所述多路选择器包括校准端和输出端，所述处理模块包括延时控制端、选择控制端和控制开关端，其中所述多路选择器在本实施例中为两路选择器；

所述与门的输出端通过延时芯片与多路选择器的输入端电性连接，所述多路选择器的校准端通过分频器与处理模块电性连接，所述处理模块的延时控制端与延时芯片电性连接，所述处理模块的选择控制端与多路选择器电性连接，所述处理模块的控制开关端与与非门相接，且处理模块的选择控制端与控制开关端的输出逻辑一致，所述处理模块的选择控制端输出逻辑为“1”时，多路选择器输入端与其校准端相接，此时输出校准信号，所述处理模块的选择控制端输出逻辑为“0”时，多路选择器输入端与其输出端相接，此时输出时钟信号；

所述多路选择器校准端与处理模块电性连接，所述处理模块的控制开关端与与非门的输入端电性连接，所述与非门的输出端与与门的输入端电性连接。

整个系统工作的前提是时钟输入的占空比是固定的，这个在对大部分的时钟电路中都是成立的，整个系统的工作模式分为两种，一种是校准模式，另一种是输出模块，这两种模式都是由处理模块输出的逻辑进行控制。

如图2所示，在校准模式下，处理模块控制多路选择器选择校准端，此时时钟形成一个闭环；

1)、如果此时时钟输入为低电平，由于第一级是与门，则不管e是什么逻辑，b的逻辑永远是“0”，因此可以得到a、b、c、d和输出均为“0”，即是a0b0c0d0时钟输出为0；

2)、如果此时时钟输入为高电平，由于第一级是与门，b的逻辑不会由1改变，而会由e来改变。

假设e的逻辑为“1”，则可得b逻辑为“1”，c逻辑为“1”，d逻辑为“1”，e逻辑为“0”；

假设e的逻辑为“0”，则可得b逻辑为“0”，c逻辑为“0”，d逻辑为“0”，e逻辑为“1”；

由上述分析可得：当时钟输入为低电平的时候，输出为低电平；当时钟输入为高电平的时候，输出会出现一个振荡的方波，而振荡周期由延时芯片延时，多路选择器延时和与非门延时决定，分频器是在当系统工作在高速模式(如100M时)对振荡波形进行分频，是脉宽达到处理器能计数的能力范围内。

在正常模式输出的情况下，处理模块控制多路选择器选择输出端，此时时钟输出逻辑等于时钟输入逻辑，整个系统正常输出。

实施例二：

如图3所示，本实施例与实施例一的差别在于将实施例一中的与非门换成了非门，并在电路结构设置上存在一些差异，多路选择器的校准端与非门的输入端电性连接；在实际逻辑输出中存在相同的效果。如图4所示，本发明提供了一种高精度延迟时钟校准的方法，包括以下步骤：由于振荡周期是固定的，处理模块对脉冲个数计数即可得到脉宽宽度，校准的流程可以按照以下方法进行：

S1：设定延时芯片的延时为零，计算出脉冲个数M；M的个数是由延时芯片延时设定为0、多路选择器延时和反向器延时决定的，我们可以称之为固有延时；

S2：设定延时芯片的延时为一单位设定值，计算脉冲个数N；此时的N的个数是由延时芯片延时一个单位设定值、多路选择器延时和反向器延时决定的；

S3：对M与N的差值进行计算得到S，此值即为单位设定值产生振荡的个数；由于只是测量一组数据会产生一定的误差，故而可以进行不同程度的校准，首先我们进行粗校准；

S4：设定延时芯片的延迟为100个单位设定值，得到脉冲个数N1，该N1减去M得到100个单位设定值产生的振荡的个数K100。理论上，K100应该是100倍的K，但是由于温度漂移以及芯片的非线性等因素会有所不同，故而测量并非准确；此时接着调整延时控制数据为99个单位设定时间或者101个单位设定时间，重复步骤S4，然后计算得到K99和K101，并与100K进行比较，从而使得得出的数值处于K范围之内，在本实施例中仅仅列举出了延迟100个单位设定值的情况，其实，还可以列举处1000个或者几个单位设定值的情况，这个根据用户的需求，可以进行不同的设置操作。

由于粗校准只能够校准大于一个单位设定值的误差，小于1个单位设定值的误差可以调整延时芯片MC100EP196的模拟量控制进行细微调整，使得K100更加的接近100倍的K，通过上述步骤我们就可以得到精确的100个单位的延时值。

对本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (8)

1.一种高精度延迟时钟校准的系统，其特征在于，包括与非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准输出端和时钟输出端，所述处理模块包括延时控制端、选择控制端和控制开关端；

所述与门的两个输入端分别连接至与非门的输出端和时钟输入端；所述与门的输出端经延时芯片连接至多路选择器的输入端，所述处理模块的延时控制端和选择控制端分别连接至延时芯片的控制端和多路选择器的控制端，所述与非门的两个输入端分别连接至处理模块的控制开关端以及多路选择器的校准输出端；

所述处理模块的选择控制端和控制开关端具有相同的输出逻辑，当处理模块的选择控制端输出高电平时，多路选择器通过校准输出端输出校准信号，而在处理模块的选择控制端输出低电平时，多路选择器通过时钟输出端输出时钟信号。

2.如权利要求1所述的高精度延迟时钟校准的系统，其特征在于，还包括分频器，所述多路选择器的校准输出端通过分频器与处理模块电性连接。

3.如权利要求1所述的高精度延迟时钟校准的系统，其特征在于，所述多路选择器为两路选择器。

4.如权利要求1所述的高精度延迟时钟校准的系统，其特征在于，所述延时芯片的型号为MC100EP196。

5.一种高精度延迟时钟校准的系统，其特征在于，包括非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准输出端和时钟输出端，所述处理模块包括延时控制端和选择控制端；

所述与门的两个输入端分别连接至非门的输出端和时钟输入端；所述与门的输出端经延时芯片连接至多路选择器的输入端，所述处理模块的延时控制端和选择控制端分别连接至延时芯片的控制端和多路选择器的控制端，所述非门的输入端分别连接至处理模块的控制开关端以及多路选择器的校准输出端；

当处理模块的选择控制端输出高电平时，多路选择器通过校准输出端输出校准信号，而在处理模块的选择控制端输出低电平时，多路选择器通过时钟输出端输出时钟信号。

6.如权利要求5所述的高精度延迟时钟校准的系统，其特征在于，还包括分频器，所述多路选择器的校准输出端通过分频器与处理模块电性连接。

7.一种高精度延迟时钟校准的方法，其特征在于，包括以下步骤：

S1：控制延时芯片的输出延时为零，计算出脉冲个数M；

S2：控制延时芯片的输出延时为1个单位设定值，计算脉冲个数N；

S3：计算得到M与N的差值K，该差值K即为延迟一个单位设定值产生的振荡的个数；

S4：控制延时芯片的输出延时为100个单位设定值，计算脉冲个数N1；

S5：计算得到M与N1的差值K100，该差值K100即为延迟100个单位设定值产生的振荡个数；

S6：判断该K100与100*K的差值是否预设范围内，如果是，则结束，如果否，返回步骤S4并调整输出延迟。

8.如权利要求7所述的高精度延迟时钟校准的方法，其特征在于，所述预设范围是K。