CN116405034A - 一种基于自定时环的高精度低开销的两级差分tdc电路 - Google Patents

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CN116405034A CN202310415402.7A CN202310415402A CN116405034A CN 116405034 A CN116405034 A CN 116405034A CN 202310415402 A CN202310415402 A CN 202310415402A CN 116405034 A CN116405034 A CN 116405034A
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鲍善鑫
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Abstract

本发明公开了一种基于自定时环的高精度低开销的两级差分TDC电路，整体结构分为粗测量部分和细测量部分；其中，所述粗测量部分由快速自定时环、慢速自定时环、快环计数器、慢环计数器、一个D触发器D1、边沿重合检测单元、锁存单元组成；所述细测量部分由两条结构相同、位置对称但延迟单元的延迟不同的延迟链组成。本发明能降低测量误差，从而能减少硬件资源开销，降低功耗，并且在保证高分辨率的前提下，能提高测量精度。

Description

一种基于自定时环的高精度低开销的两级差分TDC电路
技术领域
本发明涉及激光测距，飞行时间测量，集成电路小延时测量领域，通过在FPGA中设计一种基于自定时环的高精度低开销的两级差分TDC电路测量小延时的方法，其目的是用于片上延时测量。
背景技术
从古至今，人类总是在对时间进行测量，随着科技的发展，人类测量时间的精度不断提高。在日常的计时领域，测量精度达到秒即可，但对于物理实验，智能家居以及集成电路等领域的时间测量设备来说，测量精度往往需要达到皮秒级别。
时间数字转换器(TDC)是一种测量两个输入事件或脉冲宽度之间的时间差的电路，在当今的工业界和学术界，时间数字转换器是测量时间间隔的主要途径，专用于测量细微时间间隔。
目前，TDC的实现方式主要为全定制ASIC-TDC设计和FPGA-TDC设计。与基于ASIC平台的TDC相比，基于FPGA的TDC具有设计周期短，开发成本低，灵活性高，适应不同测量领域等优点。
随着集成电路工艺的发展和集成度的提高，电路延时显著降低，并且近年来，摩尔定律逐渐失效，物联网大背景下轻量化，微型化，低功耗的边缘设备得到了飞速发展。因此，时间数字转换器的研究重点从趋于兼具高分辨率和高精度的电路设计逐步转向高精度，低开销的电路设计。
分辨率，精度，积分微线性，微分非线性，资源开销是评判时间数字转换器性能优劣的重要指标。传统的时间数字转换器着重于高分辨率，高精度的设计，不可避免地需要更多的资源。传统的时间间隔测量技术由基于系统参考时钟的直接计数法实现，由于时间测量技术自身高度依赖于所在系统的参考时钟，导致其测量分辨率被系统时钟限制。随着分辨率的提高，需要提高系统时钟的频率，时间测量的分辨率若提高到100ps，相应的时钟频率就要达到10GHz标准，这会给硬件设计带来巨大挑战。此外，在高分辨率的工程应用下，直接计数法得到的测量值与实际值误差为1～2个时钟周期大小，系统自身的非线性也愈发明显。
因此，为了提高时间数字转换器的分辨率，粗测阶段采用系统时钟，用来扩大量程，细测阶段采用时间内插技术，用来提高分辨率，可将测量分辨率提高到几十皮秒级别。
在过去设计的时间数字转换器电路中，提出了多种基于FPGA平台实现的TDC设计方案。有的研究者粗测阶段采用直接计数法，细测阶段采用抽头延迟链结构或游标延迟链结构。有的研究者基于环形振荡器或游标环形振荡器设计时间数字转换器。直接计数法与抽头延迟链结合的设计，其分辨率受到单个逻辑门的最小延迟时间和逻辑门的延迟时间不均匀分布的限制，直接计数法与游标延迟链结合的设计，相同量程下，游标延迟链比抽头延迟链长得多，需要大量的FPGA片内资源，功耗更大。相比直接计数法与延时链的结构，基于环形振荡器的TDC设计方案，测量范围更大，但需要高精度，稳定的振荡器。基于游标环形振荡器的TDC，分辨率为快/慢环形振荡器的周期差，与基于环形振荡器的设计相比分辨率更高，但快环追上慢环的边沿重合时刻，实际上边沿并未重合，给测量带来误差，过去基于FPGA的TDC设计方案并未对此误差进行处理。
发明内容
本发明是为了解决上述现有技术存在的不足之处，提出一种基于自定时环的高精度低开销的两级差分TDC电路，以期能保证测量范围的同时，使得分辨率和精度更高，电路鲁棒性更好，可移植性更好，且降低功耗更低。
为了达到上述目的，本发明所采用的技术方案为：
本发明一种基于自定时环的高精度低开销的两级差分TDC电路的特点在于，包括：粗测量部分和细测量部分；其中，所述粗测量部分由快速自定时环、慢速自定时环、快环计数器、慢环计数器、一个D触发器D1、边沿重合检测单元、锁存单元组成，其中，快速自定时环和慢速自定时环为两条结构完全相同但频率不同的四阶自定时环STR；
所述细测量部分由两条结构相同、位置对称但延迟单元的延迟不同的延迟链组成；
所述慢速自定时环的输出端作为D触发器D1的D端及慢环计数器的输入端；
所述快速自定时环的输出端作为D触发器D1的时钟端及所述快环计数器的输入端；
所述D触发器D1的时钟端为所述快速自定时环的输出端，所述D触发器D1的D端为所述慢速自定时环的输出端；
所述细测部分的两条对称的延迟链的输入端分别接快速自定时环与慢速自定时环的输出；
设定Start信号与Stop信号之间的时间间隔，并由外部的时钟模块产生Start信号和Stop信号；由两条的四阶自定时环STR组成的游标结构将所述Start信号和Stop信号之间的时间间隔分为两段时间，并对两段时间进行并行测试；
所述Start信号输入慢速自定时中，使慢速自定时环起振，所述慢环计数器接收所述慢速自定时环的输出；
所述Stop信号输入快速自定时中，使快速自定时环起振；所述快环计数器接收所述快速自定时环的输出；
所述慢环计数器对边沿重合之前，慢速自定时环的振荡次数进行计数，得到计数值n1；
所述快环计数器对边沿重合之前，快速自定时环的振荡次数进行计数，得到计数值n2；
快速自定时环对慢速自定时环进行采样，当采样结果发生从高电平到低电平的跳变时，标志此时快速自定时环追上慢速自定时环，由所述D触发器D1将此时的采样结果发送给所述边沿重合检测单元；
所述边沿重合检测单元对采样结果进行处理后产生高电平窄脉冲输出给所述锁存单元；
所述锁存单元接受所述高电平窄脉冲并经过处理后产生持续一段时间的高电平脉冲信号，并作为所述粗测部分停止计数的标志信号，从而由所述粗测部分根据慢环计数器的计数值n1与慢自定时环的周期之积、快环计数器的计数值n2与快自定时环的周期之积，两者之间的差值作为粗测结果；
两条延迟链的输入分别为快、慢速自定时环的输出信号，两条延迟链对应的D触发器的使能信号为所述锁存单元输出的高电平脉冲信号，用于控制两条延迟链对应的D触发器在快速自定时环的上升沿追上所述慢速自定时环的上升沿时，停止粗测量的同时，锁存自身延迟链的当前状态，从而得到细测部分的结果。
本发明所述的一种基于自定时环的高精度低开销的两级差分TDC电路的特点也在于，所述锁存单元由一个反相器W1，一个C单元构成；
所述锁存单元中的反相器W1的输入连接边沿重合检测单元的输出，所述反相器W1的输出连接C单元的输入，C单元的输出分别连接两条延迟链对应的D触发器的使能端，用于控制两条延迟链对应的D触发器锁存延迟链状态的时刻，C单元的输出同时连接快环计数器控和慢环计数器，用于在边沿重合时刻使快环计数器和慢环计数器停止计数。
所述边沿重合检测单元由一个反相器W2，一个与非门、一个D触发器D2组成；
所述反相器W2的输入连接D触发器D1的输出，反相器W2的输出接二输入与非门的输入之一，所述触发器D2的D端连接D触发器D1的输出。
与已有技术相比，本发明的有益效果体现在：
1、本发明利用FPGA中8个LUT6组成的游标STR环以及两条对称的延迟链组成的电路结构，在保证高分辨率(14.8ps)的同时，精度达到12.9ps,相比传统电路，精度提高了10ps左右，功耗仅为0.068W，传统TDC电路的功耗为本设计的6～9倍。
2、本发明通过采用游标自定时环(STR)代替传统粗测阶段采用直接计数法，克服了直接计数法测量误差大的问题，减小了细测阶段的待测时间间隔，节省了资源开销，降低了功耗，本发明中的TDC结构仅为0.068W。
3、本发明通过采用游标自定时环(STR)和延迟链的“粗”+“细”的结合方式，克服了延迟链测量范围小的问题，本发明中TDC结构的测量范围可达491ns。
4、本发明通过对快速STR和慢速STR边沿重合时刻，上升沿之间的时间差进一步处理，提高了精度，本发明中TDC结构的精度可达12.8ps。
附图说明
图1是发明的四阶自定时环(STR)的结构图；
图2是发明的粗测模块的原理图；
图3是发明的边沿重合检测模块的结构图；
图4是发明的锁存单元的结构图；
图5是发明的细测阶段的延迟链的原理图。
具体实施方式
本实施例中，一种基于自定时环的高精度低开销的两级差分TDC电路，是包括粗测量部分和细测量部分；如图2所示，粗测量部分由快速自定时环、慢速自定时环、快环计数器、慢环计数器、一个D触发器D1、边沿重合检测单元、锁存单元组成，如图1所示，快速自定时环和慢速自定时环为两条结构完全相同但频率不同的四阶自定时环STR。
自定时环的结构如图1所示，当输入端相同时，输出端C保持之前的输出值，当输入端不同时，输出端C输出与F端相反的值，每一阶Si的反向输入端Bi都与后一阶的输出端Ci+1相连，组成反馈互连的振荡结构，其真值表如表1所示，该自定时环结构基于Virtex-6FPGA中的六输入查找表LUT6实现，四阶自定时环需要4个LUT6，设定LUT6的初值为64’hBB00FFBB2200FF22，令第一个查找表LUT6-1的正向输入端与LUT6-4的输出端相连，LUT6-1的反相输入端与LUT6-2的输出端相连；LUT6-2的正向输入端与LUT6-1的输出端相连，LUT6-2的反向输入端与LUT6-3的输出端相连；LUT6-3的正向输入端与LUT6-2的输出端相连，LUT6-3的反向输入端与LUT6-4的输出端相连；LUT6-4的正向输入端与LUT6-3的输出端相连，LUT6-4的反向输入端与LUT6-1的输出端相连，形成反馈互连结构，自定时环的结构特点使其电路鲁棒性更好，发生抖动的概率低，从而测量结果更准确；
表1
Fi Bi Ci
0 0 HOLD
0 1 1
1 0 0
1 1 HOLD
细测量部分如图5所示，由两条结构相同、位置对称但延迟单元的延迟不同的延迟链组成，两条延迟链的输入端分别接快速自定时环与慢速自定时环的输出；
设定Start信号与Stop信号之间的时间间隔，并由外部的时钟模块产生Start信号和Stop信号；由两条的四阶自定时环STR组成的游标结构将Start信号和Stop信号之间的时间间隔分为两段时间，并对两段时间进行并行测试；
Start信号输入慢速自定时环中，使慢速自定时环起振，慢环计数器接收慢速自定时环的输出；
Stop信号输入快速自定时环中，使快速自定时环起振；快环计数器接收快速自定时环的输出；
慢环计数器如图2所示，边沿重合之前，对慢速自定时环的振荡次数进行计数，得到计数值n1；
快环计数器如图2所示，边沿重合之前，对快速自定时环的振荡次数进行计数，得到计数值n2；
慢速自定时环的输出端如图2所示，作为D触发器D1的D端及慢环计数器的输入端，快速自定时环的输出端如图2所示，作为D触发器D1的时钟端及快环计数器的输入端；
D触发器D1的时钟端为快速自定时环的输出端，D触发器D1的D端为慢速自定时环的输出端，如图2所示，从而实现快速自定时环对慢速自定时环进行采样，采样结果Q有以下四种可能的情况，连续几个周期的高电平，连续几个周期的低电平，从低电平到高电平的跳变，从高电平到低电平的跳变，只有采样结果Q发生从高电平到低电平的跳变时，标志此时快速自定时环追上慢速自定时环，由D触发器D1将此时的采样结果发送给边沿重合检测单元；
边沿重合检测单元如图3所示，由一个反相器W2，一个与非门、一个D触发器D2组成，反相器W2的输入连接D触发器D1的输出Q，反相器W2的输出接二输入与非门的输入之一，触发器D2的D端连接D触发器D1的输出，因此，当边沿重合检测单元的输入Q为高电平时，边沿重合检测单元的输出K为低电平，当边沿重合检测单元的输入Q为低电平时，边沿重合检测单元的输出K为低电平，当边沿重合检测单元的输入Q发生从低电平到高电平的跳变时，边沿重合检测单元的输出K为低电平，只有当边沿重合检测单元的输入Q发生从高电平到低电平的跳变时，边沿重合检测单元才输出高电平窄脉冲信号，准确定位边沿重合时刻，表示此刻快速自定时环追上慢速自定时环。
边沿重合检测单元对采样结果Q进行处理后产生高电平窄脉冲输出给锁存单元，边沿重合检测单元的输出K是一个高电平窄脉冲，在边沿重合时刻后，K又会变成低电平，高电平的持续时间短，所以K不能直接作为控制信号，需要输入到锁存单元进行处理。
锁存单元如图4所示，由一个反相器W1，一个C单元构成，锁存单元中的反相器W1的输入连接边沿重合检测单元的输出，反相器W1的输出连接C单元的输入，C单元的输出分别连接两条延迟链对应的D触发器的使能端，用于控制两条延迟链对应的D触发器锁存延迟链状态的时刻，C单元的输出同时连接快环计数器控和慢环计数器，用于在边沿重合时刻使快环计数器和慢环计数器停止计数。如图4所示，锁存单元的输入为边沿重合检测单元的输出K，C单元的B输入端置为1，只有K为高电平窄脉冲信号时，锁存单元的输出DETECT信号才输出持续一段时间的高电平脉冲信号，如表2所示，表示此刻边沿重合，结合图2和图5，DETECT信号作为反馈信号使慢环计数器和快环计数器停止计数，防止边沿重合之后，两个计数器继续计数造成测量误差，同时锁存此刻细测部分两条延迟链的状态；
锁存单元接受高电平窄脉冲并经过处理后产生持续一段时间的高电平脉冲信号，并作为粗测部分停止计数的标志信号，从而由粗测部分根据慢环计数器的计数值n1与慢自定时环的周期Ts之积、快环计数器的计数值n2与快自定时环的周期Tf之积，两者之间的差值作为粗测结果，粗测结果如式(1)所示；
Tcoarse＝(n1-n2)Ts+n2(Ts-Tf) (1)
表2
K B DETECT
0 0 0
1 0 0
0 1 0
1 1 1
两条延迟链的输入分别为快、慢速自定时环的输出信号，两条延迟链对应的D触发器的使能信号为锁存单元输出的高电平脉冲信号，用于控制两条延迟链对应的D触发器在快速自定时环的上升沿追上慢速自定时环的上升沿时，停止粗测量的同时，锁存自身延迟链的当前状态，从而得到细测部分的结果，如图5所示，通过布局布线使两条延迟链对称，使温度，电压等对其影响近似相等，边沿重合时刻，DETECT信号控制D触发器锁存延迟链的状态并输出，通过差分得到细测结果Tfine，本发明利用延迟链对边沿重合时刻的时间偏差进行处理，从而提高测量精度，待测时间间隔的测量结果如式(2)所示；
T＝Tcoarse-Tfine (2)
采用本发明在Virtex-6 FPGA上设计基于时间数字转换器的基本步骤如下：
步骤1、综合考虑应用场景需求，确定时间数字转换器系统结构框架；
步骤2、采用自顶向下的设计思想，将整个系统分为粗测部分与细测部分，粗测部分又被分为游标自定时环，边沿重合检测单元，锁存单元，细测部分包括两条对称延迟链；
步骤3、在ISE14.7上设计相应的RTL电路，配置STR的初始值为64’hBB00FFBB2200FF22；
步骤4、将各个模块的相应的输入输出口互连，电路结构基本完成；
步骤5、新建.ucf文件，将细测阶段的两条延迟链约束到对称的位置；
步骤6、下载程序，通过串口发送时间数字转换器的输出结果，计算得到测量结果；
步骤7、对固定的时间间隔多次重复测量，得到一组数据及对不同的时间间隔进行多次测量，得到多组数据，分析本发明的时间数字转换器的各项性能指标；
为了说明本发明方案的积极效果，使用XilinxVirtex-6平台，对提出的基于自定时环的高精度低开销的两级差分TDC电路进行设计与实现。
表3发明的四阶自定时环(STR)的真值表
Figure BDA0004184793470000071
如表3所示给出了各项指标的比较，本发明功耗仅为0.068W，仅需259个LUTS，资源消耗大大减少，并且相比其他的结构，本发明的分辨率与精度也占优势，分辨率为14.8ps，精度为12.9ps，表明本发明的结构可同时兼顾高精度和低功耗。
综上所述，本发明提出了一种基于自定时环的高精度低开销的两级差分TDC电路结构。粗测阶段以游标自定时环(STR)代替直接计数法，减小细测阶段待处理的时间间隔，从而减小资源占用率，降低功耗，并且与环形振荡器器相比，自定时环电路鲁棒性更好。细测阶段以两条对称的延迟链对游标自定时环中，快速STR追赶上慢速STR的边沿重合时刻的误差进行处理，测量精度更高，整个TDC电路结构可以用于各种集成电路测试仪中。

Claims (3)

1.一种基于自定时环的高精度低开销的两级差分TDC电路，其特征在于，包括：粗测量部分和细测量部分；其中，所述粗测量部分由快速自定时环、慢速自定时环、快环计数器、慢环计数器、一个D触发器D1、边沿重合检测单元、锁存单元组成，其中，快速自定时环和慢速自定时环为两条结构完全相同但频率不同的四阶自定时环STR；
所述细测量部分由两条结构相同、位置对称但延迟单元的延迟不同的延迟链组成；
所述慢速自定时环的输出端作为D触发器D1的D端及慢环计数器的输入端；
所述快速自定时环的输出端作为D触发器D1的时钟端及所述快环计数器的输入端；
所述D触发器D1的时钟端为所述快速自定时环的输出端，所述D触发器D1的D端为所述慢速自定时环的输出端；
所述细测部分的两条对称的延迟链的输入端分别接快速自定时环与慢速自定时环的输出；
设定Start信号与Stop信号之间的时间间隔，并由外部的时钟模块产生Start信号和Stop信号；由两条的四阶自定时环STR组成的游标结构将所述Start信号和Stop信号之间的时间间隔分为两段时间，并对两段时间进行并行测试；
所述Start信号输入慢速自定时中，使慢速自定时环起振，所述慢环计数器接收所述慢速自定时环的输出；
所述Stop信号输入快速自定时中，使快速自定时环起振；所述快环计数器接收所述快速自定时环的输出；
所述慢环计数器对边沿重合之前，慢速自定时环的振荡次数进行计数，得到计数值n1；
所述快环计数器对边沿重合之前，快速自定时环的振荡次数进行计数，得到计数值n2；
快速自定时环对慢速自定时环进行采样，当采样结果发生从高电平到低电平的跳变时，标志此时快速自定时环追上慢速自定时环，由所述D触发器D1将此时的采样结果发送给所述边沿重合检测单元；
所述边沿重合检测单元对采样结果进行处理后产生高电平窄脉冲输出给所述锁存单元；
所述锁存单元接受所述高电平窄脉冲并经过处理后产生持续一段时间的高电平脉冲信号，并作为所述粗测部分停止计数的标志信号，从而由所述粗测部分根据慢环计数器的计数值n1与慢自定时环的周期之积、快环计数器的计数值n2与快自定时环的周期之积，两者之间的差值作为粗测结果；
两条延迟链的输入分别为快、慢速自定时环的输出信号，两条延迟链对应的D触发器的使能信号为所述锁存单元输出的高电平脉冲信号，用于控制两条延迟链对应的D触发器在快速自定时环的上升沿追上所述慢速自定时环的上升沿时，停止粗测量的同时，锁存自身延迟链的当前状态，从而得到细测部分的结果。
2.根据权利要求1所述的一种基于自定时环的高精度低开销的两级差分TDC电路，其特征在于，所述锁存单元由一个反相器W1，一个C单元构成；
所述锁存单元中的反相器W1的输入连接边沿重合检测单元的输出，所述反相器W1的输出连接C单元的输入，C单元的输出分别连接两条延迟链对应的D触发器的使能端，用于控制两条延迟链对应的D触发器锁存延迟链状态的时刻，C单元的输出同时连接快环计数器控和慢环计数器，用于在边沿重合时刻使快环计数器和慢环计数器停止计数。
3.根据权利要求1所述的一种基于自定时环的高精度低开销的两级差分TDC电路，其特征在于，所述边沿重合检测单元由一个反相器W2，一个与非门、一个D触发器D2组成；
所述反相器W2的输入连接D触发器D1的输出，反相器W2的输出接二输入与非门的输入之一，所述触发器D2的D端连接D触发器D1的输出。
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