CN103105534B - 基于fpga相同周期信号的相位差测量方法 - Google Patents

Abstract

本发明提供了一种基于FPGA相同周期信号的相位差测量电路及测量方法，主要解决已有技术测量周期信号的相位差分辨率低，测量误差大的问题。本发明包括：第一测量通道、第二测量通道和逻辑控制单元，其中，第一测量通道与第二测量通道相互独立，逻辑控制单元通过对第一测量通道和第二测量通道的测量过程进行控制，以分别完成对相同周期信号中相位超前信号的逐级抽头延迟，对延迟抽头个数的逐级抽头计数以及两个相同周期信号边沿对齐检测，并根据两个通道的计数结果计算相同周期信号相位差。本发明结构简单，易于实现，降低了测量误差，提高了测量分辨率，可用于时间同步、卫星导航定位、激光测距中对相同周期信号相位差的测量。

Description

基于FPGA相同周期信号的相位差测量方法

技术领域：

本发明属于时频测量技术领域，涉及一种相位差测量，可用于对相同周期信号相位差的测量。

背景技术：

在现代测量领域，测量两路相同周期信号之间的相位差在工程上具有十分重要的地位，尤其是皮秒级的测量技术显得尤为重要，主要用于时间同步、卫星导航定位、激光测距等等。近年来，随着数字化应用的日益广泛，信号频率周期的测量也向着数字化的方向发展，优点在于精度高，适应性强且易于实现，例如通过专用集成电路ASIC、现场可编程控门阵列FPGA、数字处理器DSP等硬件芯片的实现。

相同周期信号的测量方法主要由基于相关原理的相位差测量、基于正交变换的相位差测量、基于脉冲填充方法以及抽头延迟法。前两者是通过采样信号的数值计算得出，误差较大。而基于脉冲填充的方法需要很高的填充频率，会造成±1误差，测量精度不足。目前，抽头延迟法是能实现较高测量分辨率和测量精度的方法，通过对两个具有相位差的相同周期信号中的一个进行延迟，直到两个相同周期信号上升沿重合对齐，经过对延迟值的计算，即可以测量出相位差。抽头延迟值决定了测量的分辨率，但是构造较低的延迟值且线性度好的抽头难度很大，抽头延迟值不可能无限制的小。图1为现有抽头延迟法示意图，图1中相同周期信号被测相位差真值为d，抽头延迟值为τ，在测量过程中，如果被测相位差是抽头延迟值的整数倍，则经过m级延迟之后，被测相位差的真值d等于测量值mτ，测量误差ε为0；但是，如果被测相位差不是抽头延迟值的整数倍，则经过m级延迟之后，测量值mτ就会大于被测相位差的真值d，从而造成测量误差ε=mτ-d。因此当采用抽头延迟法进行相同周期信号相位差的任意值测量时，也会存在测量误差。

发明内容:

本发明的目的在于克服已有技术的不足，提出了一种基于FPGA相同周期信号的相位差测量电路及方法，以在现有的抽头延迟法的基础上通过两个通道的测量，降低测量误差，提高测量分辨率。

为了实现上述目的，本发明基于FPGA相同周期信号的相位差测量电路，包括：第一测量通道，第二测量通道，逻辑控制单元。

所述的第一测量通道，包括：

第一抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第一重合检测模块；

第一抽头计数模块，用于对第一抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；

第一重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第一抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。

所述的第二测量通道，包括：

第二抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第二重合检测模块；

第二抽头计数模块，用于对第二抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；

第二重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2与经过第二抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。

所述的逻辑控制单元，用于根据第一抽头计数模块和第二抽头计数模块的计数结果，计算相同周期信号SIGNAL_1和SIGNAL_2的相位差，并分别向第一抽头延迟模块、第一抽头计数模块、第一重合检测模块、第二抽头延迟模块、第二抽头计数模块及第二重合检测模块输入控制信号。

为了实现上述目的，本发明基于FPGA相同周期信号相位差的测量方法，包括如下步骤：

1)初始化

1.1）设置第一抽头延迟模块的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为50ps，并设置第2级~第N级可编程延迟单元为“VARIABLE”模式，标定第2级~第N级可编程延迟单元中延迟抽头的延迟值为50ps；

1.2）设置第二抽头延迟模块的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为75ps，并设置第2级~第N级可编程延迟单元为“VARABLE”模式，标定第2级~第N级可编程延迟单元中延迟抽头的延迟值为50ps；

1.3）复位第一抽头计数模块和第二抽头计数模块，使计数器从“0”开始计数；

1.4）设置第一重合检测模块和第二重合检测模块中D触发器输出状态为“0”。

2)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第一抽头延迟模块，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟50ps。

3)逻辑控制单元判断第一重合检测模块的状态，若出现由“1”向“0”的状态跳变，即第一测量通道1中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤5），否则执行步骤4）。

4）第一测量通道进行逐级抽头延迟和逐级计数，并返回步骤3）。

5）逻辑控制单元控制第一抽头延迟模块停止对SIGNAL_1信号逐级抽头延迟，并且停止第一抽头计数模块逐级计数过程，读取N-1个计数器的计数值，执行步骤10）。

6）将相同周期信号中相位超前的周期信号SIGNAL_1输入到第二抽头延迟模块，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟75ps。

7）逻辑控制单元判断第二重合检测模块的状态，若出现由“1”向“0”的状态跳变，即第二测量通道中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤9），否则执行步骤8）。

8）第二测量通道进行逐级抽头延迟和逐级计数，并返回步骤7）。

9）逻辑控制单元控制第二抽头延迟模块停止对SIGNAL_1信号逐级抽头延迟，并且停止第二抽头计数模块逐级计数过程，读取N-1个计数器的计数值。

10)逻辑控制单元根据步骤5）读取的N-1个计数器的计数值和步骤9）读取的N-1个计数器的计数值，分别计算第一测量通道所测量的相位差和第二测量通道所测量的相位差并根据和计算相同周期信号的相位差

其中m_i表示第一抽头计数模块中第i级计数器的计数值，m_j表示第二抽头计数模块中第j级计数器的计数值；τ表示第一抽头延迟模块和第二抽头延迟模块中第2级~第N级可编程 延迟单元中延迟抽头的延迟值，其值为50ps。

本发明具有如下优点：

第一，本发明通过两个通道在不同抽头延迟方式的条件下，针对相同周期信号的相位差分别进行了两个通道的测量，最终根据两个通道的测量结果，计算出相同周期信号的相位差，从而有效的降低了现有抽头延迟法所带了的测量误差，同时提高了测量的分辨率；

第二，本发明所实现的相同周期信号相位差测量电路只需在一个FPGA内部实现，因此相比ASIC而言，能够方便、快速的对电路进行修改，并且性价比很高。

附图说明：

图1为现有抽头延迟示意图；

图2为本发明的测量电路结构图；

图3为本发明的测量方法流程图。

具体实施方式：

参照图2，本发明的测量电路包括第一测量通道1，第二测量通道2和逻辑控制单元3。第一测量通道1与第二测量通道2相互独立，两个相同周期信号SIGNAL_1和SIGNAL_2分别输入给第一测量通道1和第二测量通道2。在相位关系上，SIGNAL_1信号超前于SIGNAL_2信号或者SIGNAL_2信号超前于SIGNAL_1信号，本发明以SIGNAL_1信号超前于SIGNAL_2信号为例进行说明。逻辑控制单元3分别与第一测量通道1和第二测量通道2相连，用于对第一测量通道1和第二测量通道2的控制以及根据测量结果计算相位差。

所述第一测量通道1，包括第一抽头延迟模块11，第一抽头计数模块12和第一重合检测模块13。该第一抽头延迟模块11，在计数时钟Cnt_delay_clk的驱动下对输入的相同周期信号中相位超前的周期信号SIGNAL_1进行固定延迟和逐级抽头延迟，并将延迟后的周期信号输入给第一重合检测模块13。该第一抽头计数模块12，在计数时钟Cnt_delay_clk的驱动下对第一抽头延迟模块11中逐级抽头延迟的抽头个数进行逐级计数，并将计数结果输入给逻辑控制单元3。该第一重合检测模块13，对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第一抽头延迟模块11延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元3。

所述第二测量通道2，包括第二抽头延迟模块21，第二抽头计数模块22和第二重合检测模块23。该第二抽头延迟模块21，在计数时钟Cnt_delay_clk的驱动下对输入的相同周期信号中相位超前的周期信号SIGNAL_1进行固定延迟和逐级抽头延迟，并将延迟后的周期信号输入给第二重合检测模块23。该第二抽头计数模块22，在计数时钟Cnt_delay_clk的驱动下 对第二抽头延迟模块21中逐级抽头延迟的抽头个数进行逐级计数，并将计数结果输入给逻辑控制单元3。该第二重合检测模块23，对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第二抽头延迟模块21延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入至逻辑控制单元3。

所述第一抽头延迟模块11和第二抽头延迟模块21中的可编程延迟单元可以通过Xilinx公司所生产FPGA芯片中的可编程延迟单元来实现，例如：Virtex-5、Virtex-6系列的FPGA中都具有这种可编程延迟单元，本发明以Virtex-6系列FPGA中的可编程延迟单元为例进行说明。Virtex-6系列FPGA中的可编程延迟单元中具有63个延迟抽头，每一个延迟抽头的延迟值凭借FPGA器件外部的一个独立的高精度的参考时钟源驱动标定，不受FPGA芯片本身的电压和温度变化影响。在一个可编程延迟单元中每一个抽头的延迟值能够通过高精度的参考时钟标定在75ps~82ps或50ps~54ps中的一个确定的延迟值，并且通过对可编程延迟单元端口的设置，能够使可编程延迟单元工作在“DEAFAULT”、“FIX”以及“VARIABLE”工作模式下。本发明通过型号为Virtex-6 xcv6lx240t的FPGA芯片为例进行说明，由于芯片资源限制，因此所述第一抽头延迟模块11和第二抽头延迟模块21均由N个可编程延迟单元级联构成，其中，2≤N≤239。与之相对应所述的第一抽头计数模块12和第二抽头计数模块22均由N-1个计数器构成，其中，2≤N≤239。

所述第一重合检测模块13和第二重合模块23均由1个D触发器构成，SIGNAL_1经第一抽头延迟模块11和第二抽头延迟模块21延迟后的周期信号分别输入第一重合检测模块13和第二重合检测模块23中D触发器的数据端，SIGNAL_2输入第一重合检测模块13和第二重合检测模块23中D触发器的时钟端；D触发器能够实现对电平跳变状态变化的采样，用于检测相同周期信号SIGNAL_1和SIGNAL_2上升沿是否重合对齐。

参照图3，本发明利用上述测量电路进行相同周期信号的相位差测量方法，以型号为Virtex-6 xcv6lx240t的FPGA芯片为例进行说明，其实现步骤如下：

步骤1，初始化

(1.1）将第一抽头延迟模块11的第1级可编程延迟单元设置为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为50ps，并将第2级~第N级可编程延迟单元设置为“VARIABLE”模式，标定第2级~第N级可编程延迟单元中延迟抽头的延迟值为50ps；

(1.2）将第二抽头延迟模块21的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为75ps，并将第2级~第N级可编程延迟单元设置为“VARIABLE”模式，标定第2级~第N级可编程延迟单元中延迟抽头的延迟值为50ps；

(1.3）将第一抽头计数模块12和第二抽头计数模块22所有计数器复位，使计数器从“0”开始计数； 

(1.4）将第一重合检测模块13和第二重合检测模块23中D触发器输出状态设置为“0”。

步骤2，将相同周期信号中相位超前的周期信号SIGNAL_1输入到第一抽头延迟模块11，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟50ps。

步骤3，逻辑控制单元3判断第一重合检测模块13的状态，若出现由“1”向“0”的状态跳变，即第一测量通道1中SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤5，否则执行步骤4。

步骤4，第一测量通道1进行逐级抽头延迟和逐级计数。

（4.1）逻辑控制单元3控制第一抽头延迟模块11中第2级~第N级可编程延迟单元，在计数时钟Cnt_delay_clk的驱动下对该第一抽头延迟模块11中的第1级可编程延迟单元输出的SIGNAL_1信号实现逐级抽头延迟，即当第2级可编程延迟单元中延迟抽头个数由0增至最大值63时，则保持第2级可编程延迟单元最大延迟值（63×50ps），并触发第3级可编程延迟单元中延迟抽头的个数由0开始增加，以此类推，以达到对SIGNAL_1信号连续延迟的目的；

（4.2）逻辑控制单元3控制第一抽头计数模块12中N-1级计数器在计数时钟Cnt_delay_clk的驱动下逐级计数，每一级计数器随着与之相对应的可编程延迟单元中延迟抽头个数的增加而计数，即当延迟抽头的个数增加“1”，计数器的计数值也随之增加“1”，直到这一级可编程延迟单元中的延迟抽头个数增至最大值63时，才驱动下一级计数器继续由“0”开始计数；

（4.3）执行完步骤（4.2）后，返回步骤3。

步骤5，逻辑控制单元3控制第一抽头延迟模块11停止对SIGNAL_1信号逐级抽头延迟，并且停止第一抽头计数模块12逐级计数过程，读取N-1个计数器的计数值，执行步骤10。

步骤6，将相同周期信号中相位超前的周期信号SIGNAL_1输入到第二抽头延迟模块21，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟75ps。

步骤7，逻辑控制单元3判断第二重合检测模块23的状态，若出现由“1”向“0”的状态跳变，即第二测量通道2中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤9，否则执行步骤8。

步骤8，第二测量通道2进行逐级抽头延迟和逐级计数。

（8.1）逻辑控制单元3控制第二抽头延迟模块21中第2级~第N级可编程延迟单元，在 计数时钟Cnt_delay_clk的驱动下对该第二抽头延迟模块21中的第1级可编程延迟单元输出的SIGNAL_1信号实现逐级抽头延迟，即当第2级可编程延迟单元中延迟抽头个数由0增至最大值63时，则保持第2级可编程延迟单元最大延迟值（63×50ps），并触发第3级可编程延迟单元中延迟抽头的个数由0开始增加，以此类推，以达到对SIGNAL_1信号连续延迟的目的；

（8.2）逻辑控制单元3控制第二抽头计数模块22中N-1级计数器在计数时钟Cnt_delay_clk的驱动下逐级计数，每一级计数器随着与之相对应的可编程延迟单元中延迟抽头个数的增加而计数，即当延迟抽头的个数增加“1”，计数器的计数值也随之增加“1”，直到这一级可编程延迟单元中的延迟抽头个数增至最大值63时，才驱动下一级计数器继续由“0”开始计数；

（8.3）执行完步骤（8.2）后，返回步骤7。

步骤9，逻辑控制单元3控制第二抽头延迟模块21停止对SIGNAL_1信号逐级抽头延迟，并且停止第二抽头计数模块22逐级计数过程，读取N-1个计数器的计数值。

步骤10，逻辑控制单元3根据步骤5读取的N-1个计数器的计数值和步骤9读取的N-1个计数器的计数值，分别计算第一测量通道1所测量的相位差和第二测量通道2所测量的相位差并根据和计算相同周期信号的相位差

其中m_i表示第一抽头计数模块12中第i级计数器的计数值，m_j表示第二抽头计数模块22中第j级计数器的计数值；τ表示第一抽头延迟模块11和第二抽头延迟模块21中第2级~第N级可编程延迟单元中延迟抽头的延迟值，其值为50ps。

Claims (3)

1.一种基于FPGA相同周期信号的相位差测量方法，包括如下步骤：

1)初始化：

1.1)设置第一抽头延迟模块(11)的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为50ps，并设置第2级～第N级可编程延迟单元为“VARIABLE”模式，标定第2级～第N级可编程延迟单元中延迟抽头的延迟值为50ps；

1.2)设置第二抽头延迟模块(21)的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为75ps，并设置第2级～第N级可编程延迟单元为“VARIABLE”模式，标定第2级～第N级可编程延迟单元中延迟抽头的延迟值为50ps；

1.3)复位第一抽头计数模块(12)和第二抽头计数模块(22)，使计数器从“0”开始计数；

1.4)设置第一重合检测模块(13)和第二重合检测模块(23)中D触发器输出状态为“0”；

2)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第一抽头延迟模块(11)，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟50ps；

3)逻辑控制单元(3)判断第一重合检测模块(13)的状态，若出现由“1”向“0”的状态跳变，即第一测量通道(1)中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤5)，否则执行步骤4)；

4)第一测量通道(1)进行逐级抽头延迟和逐级计数，并返回步骤3)；

5)逻辑控制单元(3)控制第一抽头延迟模块(11)停止对SIGNAL_1信号逐级抽头延迟，并且停止第一抽头计数模块(12)逐级计数过程，读取N-1个计数器的计数值，执行步骤10)；

6)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第二抽头延迟模块(21)，通过第1级可编程延迟单元将SIGNAL_1信号固定延迟75ps；

7)逻辑控制单元(3)判断第二重合检测模块(23)的状态，若出现由“1”向“0”的状态跳变，即第二测量通道(2)中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤9)，否则执行步骤8)；

8)第二测量通道(2)进行逐级抽头延迟和逐级计数，并返回步骤7)；

9)逻辑控制单元(3)控制第二抽头延迟模块(21)停止对SIGNAL_1信号逐级抽头延迟，并且停止第二抽头计数模块(22)逐级计数过程，读取N-1个计数器的计数值；

10)逻辑控制单元(3)根据步骤5)读取的N-1个计数器的计数值和步骤9)读取的N-1个计数器的计数值，分别计算第一测量通道(1)所测量的相位差和第二测量通道(2)所测量的相位差并根据和计算相同周期信号的相位差

其中m_i表示第一抽头计数模块(12)中第i级计数器的计数值，m_j表示第二抽头计数模块(22)中第j级计数器的计数值；τ表示第一抽头延迟模块(11)和第二抽头延迟模块(21)中第2级～第N级可编程延迟单元中延迟抽头的延迟值，其值为50ps。

2.根据权利要求1所述的基于FPGA相同周期信号的相位差测量方法，其中步骤4)所述的第一测量通道(1)进行逐级抽头延迟和逐级计数，按如下步骤进行：

4.1)逻辑控制单元(3)控制第一抽头延迟模块(11)中第2级～第N级可编程延迟单元，对由该第一抽头延迟模块(11)中第1级可编程延迟单元输出的SIGNAL_1信号在计数时钟Cnt_delay_clk的驱动下实现逐级抽头延迟；

4.2)逻辑控制单元(3)控制第一抽头计数模块(12)中N-1级计数器在计数时钟Cnt_delay_clk的驱动下逐级计数。

3.根据权利要求1所述的基于FPGA相同周期信号的相位差测量方法，其中步骤8)所述的第二测量通道(2)进行逐级抽头延迟和逐级计数，按如下步骤进行：

8.1)逻辑控制单元(3)控制第二抽头延迟模块(21)中第2级～第N级可编程延迟单元，对由该第二抽头延迟模块(21)中第1级可编程延迟单元输出的SIGNAL_1信号在计数时钟Cnt_delay_clk的驱动下实现逐级抽头延迟；

8.2)逻辑控制单元(3)控制第二抽头计数模块(22)中N-1级计数器在计数时钟Cnt_delay_clk的驱动下逐级计数。