CN114035417B - 多条测量链路的首沿对齐方法、首沿对齐电路及系统 - Google Patents

多条测量链路的首沿对齐方法、首沿对齐电路及系统 Download PDF

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Abstract

本发明提供了一种多条测量链路的首沿对齐方法、首沿对齐电路及系统，包括：获取待测量信号，并根据触发电平将待测量信号转换为多条测量链路；对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿之间的时间差，并将时间差发送至上位机；根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路；将调整后的目标测量链路作为目标测量链路，并返回执行对目标测量链路同步进行首沿时刻测量的步骤，直至目标测量链路的首沿对齐。本发明的多条测量链路的首沿对齐方法能够实现目标测量链路之间的首沿的高精度对齐，使得后续测量的时间参数更加准确。

Description

多条测量链路的首沿对齐方法、首沿对齐电路及系统
技术领域
本发明涉及测量链路时间对齐的技术领域，尤其是涉及一种多条测量链路的首沿对齐方法、首沿对齐电路及系统。
背景技术
可编程逻辑电路的时间测量技术在测距、自动化测试设备(ATE)、飞行时间测量、正电子成像技术、激光、雷达、示波器等技术领域有广泛的应用。例如，作为可编程逻辑电路的一种，FPGA内部的Carry(快速进位链)具有延迟时间稳定、排列布局整齐的特点，可以用于做最小的延时单元，采用快速进位链测量时间参数是高分辨率时间测量的常用技术。基于FPGA进位链的时间测量技术具有广泛的应用，采用快速进位链多测量链路同步测量技术可以实现复杂时间参数的测量，如高低电平时间、上升下降时间、沿到沿时间差等。
但是，可编程逻辑电路代码经过编译后，不同引脚之间有布线误差，进入不同引脚的测量链路的第一个上升沿之间就会产生一定的时间差，该时间差会影响后续时间参数的测量。目前，常常采用时序约束的技术对上述时间差加以控制，但是，时序约束控制只能控制时钟周期以外(一般为ns级)的时间误差，当时间参数的测量精度要求提升至Ps级时，往往就无法满足要求。
综上，现有技术的多条测量链路之间的对齐技术无法满足高精度的要求。
发明内容
有鉴于此，本发明的目的在于提供一种多条测量链路的首沿对齐方法、首沿对齐电路及系统，以缓解现有技术的多条测量链路之间的对齐技术无法满足高精度的要求的技术问题。
第一方面，本发明提供了一种多条测量链路的首沿对齐方法，应用于首沿对齐电路，包括：
在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据所述触发电平将所述待测量信号转换为多条测量链路，其中，所述待测量信号至少为一组，当所述待测量信号为多组时，多组所述待测量信号的周期固定且同步；
根据上位机发送的测量指令对目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，其中，所述目标测量链路为所述多条测量链路中与所述测量模式对应的测量链路，且所述目标测量链路对应的触发电平相等；
根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，并将所述时间差发送至所述上位机，以使所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，并在确定得到所述目标测量链路的首沿未对齐的情况下，向所述首沿对齐电路发送首沿对齐调整指令；
根据所述上位机发送的首沿对齐调整指令进行所述目标测量链路的延时调整，得到调整后的目标测量链路；
将所述调整后的目标测量链路作为所述目标测量链路，并返回执行对所述目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，并根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，将所述时间差发送至所述上位机的步骤，直至所述上位机根据所述时间差确定所述目标测量链路的首沿对齐。
进一步的，在获取待测量信号之前，所述方法还包括：
根据所述上位机发送的触发信号配置指令和测量模式配置指令进行触发电平的配置和测量模式的配置，其中，所述触发信号配置指令用于使所述目标测量链路对应的触发电平相等。
进一步的，所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，包括：
若所述时间差为预设值或所述待测量信号的周期，则确定所述目标测量链路的首沿已对齐；
若所述时间差不为所述预设值且不为所述待测量信号的周期，则确定所述目标测量链路的首沿未对齐。
进一步的，所述首沿对齐电路中包含多个延迟调整单元，且每个所述延迟调整单元与一条测量链路对应，所述延迟调整单元中包括多个延时时间固定的延时子单元，向所述首沿对齐电路发送首沿对齐调整指令，所述方法包括：
根据所述时间差和所述延时子单元的延时时间，确定所述目标测量链路需要调整的延时子单元的个数，进而得到所述首沿对齐调整指令，并向所述首沿对齐电路发送首沿对齐调整指令。
进一步的，根据所述上位机发送的首沿对齐调整指令进行所述目标测量链路的延时调整，得到调整后的目标测量链路，包括：
根据所述上位机发送的首沿对齐调整指令调整所述目标测量链路对应的延时子单元的个数，进而实现所述目标测量链路的延时调整，得到所述调整后的目标测量链路。
进一步的，所述多个延时时间固定的延时子单元包括：延迟抽头；
所述首沿对齐电路包括以下任一种：FPGA的首沿对齐电路、CPLD的首沿对齐电路、ASIC的首沿对齐电路和其它SOC的首沿对齐电路。
进一步的，在所述目标测量链路的首沿对齐之后，所述方法还包括：
在所述首沿对齐电路再次上电工作时，根据所述上位机发送的目标首沿对齐调整指令进行所述目标测量链路的延时调整，其中，所述目标首沿对齐调整指令为在所述目标测量链路的首沿对齐时对应的延时子单元的个数。
第二方面，本发明实施例还提供了一种首沿对齐电路，包括：信号触发单元和与所述信号触发单元连接的可编程逻辑电路，所述可编程逻辑电路包括：依次连接的延迟调整单元、带有计数时钟的延迟测量阵列和测量控制单元；
所述信号触发单元，用于在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据所述触发电平将所述待测量信号转换为多条测量链路，其中，一个信号触发单元与一组待测量信号对应，当所述待测量信号为多组时，多组所述待测量信号的周期固定且同步；
所述延迟测量阵列，用于对目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，其中，所述目标测量链路为所述多条测量链路中与所述测量模式对应的测量链路，且所述目标测量链路对应的触发电平相等，每个延迟测量阵列与一条测量链路对应，多个延迟测量阵列共用一个计数时钟；
所述测量控制单元，用于根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，并将所述时间差发送至所述上位机，以使所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，并在确定得到所述目标测量链路的首沿未对齐的情况下，向所述延迟调整单元发送首沿对齐调整指令；
所述延迟调整单元，用于根据所述上位机发送的首沿对齐调整指令进行所述目标测量链路的延时调整，得到调整后的目标测量链路，并将所述调整后的目标测量链路作为所述目标测量链路，以使所述延迟测量阵列再次对所述目标测量链路同步进行首沿时刻测量，直至所述目标测量链路的首沿对齐，其中，每个所述延迟调整单元与一条测量链路对应，所述延迟调整单元中包括多个延时时间固定的延时子单元。
进一步的，所述可编程逻辑电路包括：FPGA、CPLD、ASIC或其它SOC；
所述多个延时时间固定的延时子单元包括：延迟抽头；
所述首沿对齐调整指令包括：调整所述目标测量链路对应的延时子单元的个数的指令。
第三方面，本发明实施例还提供了一种首沿对齐系统，包括：上述第二方面所述的首沿对齐电路，还包括：上位机；
所述上位机与所述首沿对齐电路连接。
在本发明实施例中，提供了一种多条测量链路的首沿对齐方法，应用于首沿对齐电路，包括：在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据触发电平将待测量信号转换为多条测量链路，其中，待测量信号至少为一组，当待测量信号为多组时，多组待测量信号的周期固定且同步；根据上位机发送的测量指令对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，其中，目标测量链路为多条测量链路中与测量模式对应的测量链路，且目标测量链路对应的触发电平相等；根据触发时刻计算目标测量链路的首沿之间的时间差，并将时间差发送至上位机，以使上位机根据时间差确定目标测量链路的首沿是否对齐，并在确定得到目标测量链路的首沿未对齐的情况下，向首沿对齐电路发送首沿对齐调整指令；根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路；将调整后的目标测量链路作为目标测量链路，并返回执行对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，并根据触发时刻计算目标测量链路的首沿之间的时间差，将时间差发送至上位机的步骤，直至上位机根据时间差确定目标测量链路的首沿对齐。通过上述描述可知，本发明的多条测量链路的首沿对齐方法能够实现目标测量链路之间的首沿的高精度对齐，使得后续测量的时间参数更加准确，缓解了现有技术的多条测量链路之间的对齐技术无法满足高精度的要求的技术问题。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种多条测量链路的首沿对齐方法的流程图；
图2为本发明实施例提供的一种首沿对齐电路的架构图；
图3为本发明实施例提供的测量链路经过各个环节后的变化示意图。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，常常采用时序约束的技术对可编程逻辑电路的不同引脚之间的布线误差所带来的时间差加以控制，但时序约束控制只能控制时钟周期以外(一般为ns级)的时间误差，当时间参数的测量精度要求提升至Ps级时，往往就无法满足要求。
基于此，本发明的多条测量链路的首沿对齐方法能够实现目标测量链路之间的首沿的高精度对齐，使得后续测量的时间参数更加准确。
下面结合附图对本发明实施例进行进一步介绍。
实施例一：
根据本发明实施例，提供了一种多条测量链路的首沿对齐方法的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图1是根据本发明实施例的一种多条测量链路的首沿对齐方法的流程图，如图1所示，该方法包括如下步骤：
步骤S102，在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据触发电平将待测量信号转换为多条测量链路，其中，待测量信号至少为一组，当待测量信号为多组时，多组待测量信号的周期固定且同步；
在本发明实施例中，该多条测量链路的首沿对齐方法应用于首沿对齐电路。图2中示出了一种首沿对齐电路的架构图，在进行多条测量链路的首沿对齐时，需要先对首沿对齐电路进行触发电平的配置和测量模式的配置。
为了便于理解，下面参考图2以一具体实例进行说明(这里的图2不构成对本发明实施例的具体限制)：
若测量模式为待测量信号Signal A与待测量信号Signal B的上升沿时间差(其对应的目标测量链路为目标测量链路TG1_P和目标测量链路TG3_P)，需要将触发电平TGV1(用于触发测量链路TG1_P)与触发电平TGV3(用于触发测量链路TG3_P)设置为相等，使用信号发生器产生两路(本发明实施例对其不进行限制，这里只是举例说明)固定周期的同步待测量信号(如，待测量信号Signal A和待测量信号SignalB，可以是方波信号，也可以是正弦波信号等，本发明实施例对其不进行具体限制)，首沿对齐电路的信号触发单元获取信号发生器产生的待测量信号，具体的，信号触发单元1获取信号发生器产生的待测量信号SignalA，信号触发单元2获取信号发生器产生的待测量信号Signal B，上述两个信号触发单元根据上位机发送的触发信号配置指令(上位机通过BUSPC经由通讯模块向信号触发单元发送指令)已分别设置了两个触发电平，其中，信号触发单元1设置的两个触发电平为触发电平TGV1和触发电平TGV2，信号触发单元2设置的两个触发电平为触发电平TGV3和触发电平TGV4，信号触发单元1获取到待测量信号SignalA后，根据触发电平TGV1将待测量信号Signal A转化为了两路测量链路TG1_P和TG1_N(该两路测量链路为两路差分信号)，信号触发单元1获取到待测量信号Signal A后，根据触发电平TGV2将待测量信号Signal A转化为了另外两路测量链路TG2_P和TG2_N(该两路测量链路为两路差分信号)，同理，信号触发单元2根据触发电平TGV3将待测量信号Signal B转化为了两路测量链路TG3_P和TG3_N，信号触发单元2根据触发电平TGV4将待测量信号Signal B转化为了两路测量链路TG4_P和TG4_N，如此，得到了8条测量链路，分别是TG1_P、TG1_N、TG2_P、TG2_N、TG3_P、TG3_N、TG4_P和TG4_N。
上述过程即为首沿对齐电路获取信号发生器产生的待测量信号，并根据触发电平将待测量信号转换为多条测量链路的过程。
需要说明的是，上述待测量信号可以为通过信号发生器产生的持续信号，也可以为单个信号，还可以是其它电压源产生的信号，本发明实施例对其不进行具体限制。
步骤S104，根据上位机发送的测量指令对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，其中，目标测量链路为多条测量链路中与测量模式对应的测量链路，且目标测量链路对应的触发电平相等；
具体的，在进行完上述步骤S102的准备工作后，上位机向首沿对齐电路的可编程逻辑电路发送测量指令，进而，其中的延迟测量阵列对目标测量链路TG1_P和目标测量链路TG3_P同步进行首沿时刻测量，得到目标测量链路TG1_P和目标测量链路TG3_P的首沿对应的触发时刻。
实际上，信号触发单元触发的多条测量链路先到达首沿对齐电路的延迟调整单元，具体的，每条测量链路与一个延迟调整单元对应，延迟调整单元的内部包含多个延时时间固定的延时子单元，其中，延迟调整单元可以为延迟链，具体是由多个延迟抽头(每个延迟抽头(tap)的延时时间固定，即延迟抽头具有稳定延迟的特性)连接构成，由于延迟抽头的稳定延迟特性，该延迟调整单元能够补偿各条测量链路由于可编程逻辑电路编译后的布线误差以及信号触发单元到可编程逻辑电路引脚走线差异引入的传输误差，之后再到达延迟测量阵列，每个延迟调整单元与一个延迟测量阵列对应，进而延迟测量阵列再对目标测量链路同步进行首沿时刻测量。
步骤S106，根据触发时刻计算目标测量链路的首沿之间的时间差，并将时间差发送至上位机，以使上位机根据时间差确定目标测量链路的首沿是否对齐，并在确定得到目标测量链路的首沿未对齐的情况下，向首沿对齐电路发送首沿对齐调整指令；
具体的，首沿对齐电路的测量控制单元根据触发时刻计算目标测量链路的首沿之间的时间差，进而将时间差通过BUSPC发送至上位机。
进而，上位机根据时间差确定目标测量链路的首沿是否对齐，下文中再对该过程进行详细介绍。
步骤S108，根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路；
具体的，可以通过调整目标测量链路对应的延迟调整单元中延时子单元的个数，进而实现对目标测量链路的延时进行调整的目的。
步骤S110，将调整后的目标测量链路作为目标测量链路，并返回执行对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，并根据触发时刻计算目标测量链路的首沿之间的时间差，将时间差发送至上位机的步骤，直至上位机根据时间差确定目标测量链路的首沿对齐为止。
在本发明实施例中，提供了一种多条测量链路的首沿对齐方法，应用于首沿对齐电路，包括：在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据触发电平将待测量信号转换为多条测量链路，其中，待测量信号至少为一组，当待测量信号为多组时，多组待测量信号的周期固定且同步；根据上位机发送的测量指令对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，其中，目标测量链路为多条测量链路中与测量模式对应的测量链路，且目标测量链路对应的触发电平相等；根据触发时刻计算目标测量链路的首沿之间的时间差，并将时间差发送至上位机，以使上位机根据时间差确定目标测量链路的首沿是否对齐，并在确定得到目标测量链路的首沿未对齐的情况下，向首沿对齐电路发送首沿对齐调整指令；根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路；将调整后的目标测量链路作为目标测量链路，并返回执行对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，并根据触发时刻计算目标测量链路的首沿之间的时间差，将时间差发送至上位机的步骤，直至上位机根据时间差确定目标测量链路的首沿对齐。通过上述描述可知，本发明的多条测量链路的首沿对齐方法能够实现目标测量链路之间的首沿的高精度对齐，使得后续测量的时间参数更加准确，缓解了现有技术的多条测量链路之间的对齐技术无法满足高精度的要求的技术问题。
上述内容对本发明的多条测量链路的首沿对齐方法进行了简要介绍，下面对其中涉及到的具体内容进行详细描述。
在本发明的一个可选实施例中，在获取待测量信号之前，该方法还包括：根据上位机发送的触发信号配置指令和测量模式配置指令进行触发电平的配置和测量模式的配置，其中，触发信号配置指令用于使目标测量链路对应的触发电平相等。
如上述内容中的介绍，目标测量链路TG1_P和目标测量链路TG3_P对应的触发电平TGV1和TGV3相等。
在本发明的一个可选实施例中，上位机根据时间差确定目标测量链路的首沿是否对齐，具体包括：
(1)若时间差为预设值或待测量信号的周期，则确定目标测量链路的首沿已对齐；
(2)若时间差不为预设值且不为待测量信号的周期，则确定目标测量链路的首沿未对齐。
具体的，上述预设值可以为0，实际应用中，由于器件会存在一定的误差，上述预设值也可以为一个接近于0的范围，本发明实施例对上述预设值不进行具体限制。
在本发明的一个可选实施例中，首沿对齐电路中包含多个延迟调整单元，且每个延迟调整单元与一条测量链路对应，延迟调整单元中包括多个延时时间固定的延时子单元，向首沿对齐电路发送首沿对齐调整指令，具体包括：
根据时间差和延时子单元的延时时间，确定目标测量链路需要调整的延时子单元的个数，进而得到首沿对齐调整指令，并向首沿对齐电路发送首沿对齐调整指令。
例如，得到的时间差为：目标测量链路TG3_P早于目标测量链路TG1_P100Ps，而延时子单元的延时时间为20Ps，那么确定目标测量链路TG3_P需要增加5个延时子单元，进而得到了目标测量链路TG3_P增加5个延时子单元的首沿对齐调整指令。
在本发明的一个可选实施例中，根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路，具体包括：
根据上位机发送的首沿对齐调整指令调整目标测量链路对应的延时子单元的个数，进而实现目标测量链路的延时调整，得到调整后的目标测量链路。
在本发明的一个可选实施例中，多个延时时间固定的延时子单元包括：延迟抽头；首沿对齐电路包括以下任一种：FPGA的首沿对齐电路、CPLD的首沿对齐电路、ASIC的首沿对齐电路和其它SOC的首沿对齐电路。
在本发明的一个可选实施例中，在目标测量链路的首沿对齐之后，该方法还包括：
在首沿对齐电路再次上电工作时，根据上位机发送的目标首沿对齐调整指令进行目标测量链路的延时调整，其中，目标首沿对齐调整指令为在目标测量链路的首沿对齐时对应的延时子单元的个数。
下面对测量链路经过各个环节后的变化进行说明：
图3中示出了测量链路经过各个环节后的变化，其中，图2中的1为待测量信号Signal A、待测量信号Signal B、触发电平TGV1和触发电平TGV3，Signal A和Signal B为两路相同的同步信号，触发电平TGV1和触发电平TGV3设定为相等，2为Signal A和SignalB经过信号触发单元后输出的目标测量链路TG1_P和目标测量链路TG3_P(此处是以这两条链路为例进行的说明)，TG1_P和TG3_P的第一个上升沿之间的时间差△t0＝0，3为TG1_P和TG3_P进入FPGA引脚后的波形，由于存在走线差异，此处TG1_P和TG3_P的第一个上升沿之间存在△t1的时间差，4为经过延迟调整单元但是并没有进行有效的延迟调整的TG1_P与TG3_P直接进入延迟测量阵列，由于FPGA编译后的布线误差，TG1_P与TG3_P的第一个上升沿之间的时间差达到△t2。进行延迟调整时，固定TG1_P链路的延时子单元的个数，增加TG3_P链路的延时子单元的个数，使其延迟总时间达到△t2，5为经过延迟调整单元后的TG1_P与TG3_P的波形，TG1_P与TG3_P首沿之间的时间差为△t3(△t3＝△t2-△t1)，6为经过延迟调整单元有效调整后输入至延迟测量阵列的波形，可见输入至延迟测量阵列的TG1_P与TG3_P首沿之间的时间差△t4＝0，这样，延迟测量阵列在获取TG1_P与TG3_P中的一些触发时刻时，获取到的触发时刻才更加准确，进而计算得到的时间参数也才会更加准确。
下面再通过通俗的语言对多条测量链路的首沿对齐方法的过程进行介绍，具体过程如下：
1.先使用外部标准VI源校准信号触发单元1的触发电平TGV1和信号触发单元2的触发电平TGV3，使得当向信号触发单元1和信号触发单元2同时输入触发电平TGV1时，二者输出的电平都为触发电平TGV1，实现信号触发单元1和信号触发单元2触发电平的校准；
2.上位机配置TGV1与TGV3为同一值，设置测量模式为SignalA与SignalB的上升沿时间差；
3.使用信号发生器产生两路固定周期的同步信号SignalA与SignalB，输入至信号触发单元1与信号触发单元2；
4.上位机发送测量指令，FPGA测量TG1_P的首沿对应的触发时刻和TG3_P的首沿对应的触发时刻并进行差值计算，得到时间差，进而将时间差返回到上位机；
5.连续多次测量，若时间差稳定为0或者输入信号的周期，则说明TG1_P与TG3_P已经完成对齐；
6.若时间差不为0且不为输入信号的周期，则需要通过上位机发送指令来调整各条链路的延迟链中的tap的个数，具体方法为固定TG1_P链路的延迟链中的tap的个数，调整TG3_P链路的延迟链中的tap的个数，直到连续多次测量，时间差稳定为0或者输入信号的周期为止；
7.再次上电时，上位机将延迟链配置指令直接通过BUSPC发送到FPGA的延迟调整单元，完成链路对齐操作。
本发明的多条测量链路的首沿对齐方法是一种简单有效的超高同步性测量链路的对齐技术，通过调整添加到各条测量链路的延迟链中的延迟抽头的数量，达到提高测量多条测量链路的时间差精度的目的。针对FPGA编译后的布线误差，时序约束一般只能将其限制至时钟周期(多为ns级)以内，通过本发明，可以将其降低至延迟链单位时间以内，极大地提高了测量精度。使用外部输入同步源，上位机发送调整延迟链中延迟抽头个数的指令，来进行首沿之间的对齐，通过测量链路首沿之间的时间差来校准测量链路之间是否完成对齐，最后将调试好的数据在上电时由上位机发送到FPGA完成延迟调整单元的配置，用该方案来完成首沿对齐与校准，链路间的同步性较高，且实现步骤较简单明了。
实施例二：
本发明实施例还提供了一种首沿对齐电路，参考图2中的信号触发单元和可编程逻辑电路部分，该首沿对齐电路包括：信号触发单元和与信号触发单元连接的可编程逻辑电路(图中示出的是FPGA)，可编程逻辑电路包括：依次连接的延迟调整单元、带有计数时钟的延迟测量阵列和测量控制单元；
信号触发单元，用于在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据触发电平将待测量信号转换为多条测量链路，其中，一个信号触发单元与一组待测量信号对应，当待测量信号为多组时，多组待测量信号的周期固定且同步；
延迟测量阵列，用于对目标测量链路同步进行首沿时刻测量，得到目标测量链路的首沿对应的触发时刻，其中，目标测量链路为多条测量链路中与测量模式对应的测量链路，且目标测量链路对应的触发电平相等，每个延迟测量阵列与一条测量链路对应，多个延迟测量阵列共用一个计数时钟；
测量控制单元，用于根据触发时刻计算目标测量链路的首沿之间的时间差，并将时间差发送至上位机，以使上位机根据时间差确定目标测量链路的首沿是否对齐，并在确定得到目标测量链路的首沿未对齐的情况下，向延迟调整单元发送首沿对齐调整指令；
延迟调整单元，用于根据上位机发送的首沿对齐调整指令进行目标测量链路的延时调整，得到调整后的目标测量链路，并将调整后的目标测量链路作为目标测量链路，以使延迟测量阵列再次对目标测量链路同步进行首沿时刻测量，直至目标测量链路的首沿对齐，其中，每个延迟调整单元与一条测量链路对应，延迟调整单元中包括多个延时时间固定的延时子单元。
该首沿对齐电路的工作过程参加上述实施例一中的描述，在此不再赘述。
可选地，可编程逻辑电路包括：FPGA、CPLD、ASIC或其它SOC；
多个延时时间固定的延时子单元包括：延迟抽头；
首沿对齐调整指令包括：调整目标测量链路对应的延时子单元的个数的指令。
实施例二中的具体内容可参见上述实施例一中的描述，在此不再赘述。
实施例三：
本发明实施例还提供了一种首沿对齐系统，包括：上述实施例二中的首沿对齐电路，还包括：上位机；上位机与首沿对齐电路连接。
本发明实施例所提供的多条测量链路的首沿对齐方法的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种多条测量链路的首沿对齐方法，其特征在于，应用于首沿对齐电路，包括：
在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据所述触发电平将所述待测量信号转换为多条测量链路，其中，所述待测量信号至少为一组，当所述待测量信号为多组时，多组所述待测量信号的周期固定且同步；
根据上位机发送的测量指令对目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，其中，所述目标测量链路为所述多条测量链路中与所述测量模式对应的测量链路，且所述目标测量链路对应的触发电平相等；
根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，并将所述时间差发送至所述上位机，以使所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，并在确定得到所述目标测量链路的首沿未对齐的情况下，向所述首沿对齐电路发送首沿对齐调整指令，其中，所述首沿对齐调整指令是根据所述时间差和延迟调整单元中延时子单元的延时时间确定的；
根据所述上位机发送的首沿对齐调整指令调整所述目标测量链路对应的延迟调整单元中延时子单元的个数，得到调整后的目标测量链路；
将所述调整后的目标测量链路作为所述目标测量链路，并返回执行对所述目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，并根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，将所述时间差发送至所述上位机的步骤，直至所述上位机根据所述时间差确定所述目标测量链路的首沿对齐。
2.根据权利要求1所述的方法，其特征在于，在获取待测量信号之前，所述方法还包括：
根据所述上位机发送的触发信号配置指令和测量模式配置指令进行触发电平的配置和测量模式的配置，其中，所述触发信号配置指令用于使所述目标测量链路对应的触发电平相等。
3.根据权利要求1所述的方法，其特征在于，所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，包括：
若所述时间差为预设值或所述待测量信号的周期，则确定所述目标测量链路的首沿已对齐；
若所述时间差不为所述预设值且不为所述待测量信号的周期，则确定所述目标测量链路的首沿未对齐。
4.根据权利要求1所述的方法，其特征在于，所述首沿对齐电路中包含多个延迟调整单元，且每个所述延迟调整单元与一条测量链路对应，所述延迟调整单元中包括多个延时时间固定的延时子单元，向所述首沿对齐电路发送首沿对齐调整指令，所述方法包括：
根据所述时间差和所述延时子单元的延时时间，确定所述目标测量链路需要调整的延时子单元的个数，进而得到所述首沿对齐调整指令，并向所述首沿对齐电路发送首沿对齐调整指令。
5.根据权利要求4所述的方法，其特征在于，所述多个延时时间固定的延时子单元包括：延迟抽头；
所述首沿对齐电路包括以下任一种：FPGA的首沿对齐电路、CPLD的首沿对齐电路、ASIC的首沿对齐电路和其它SOC的首沿对齐电路。
6.根据权利要求1所述的方法，其特征在于，在所述目标测量链路的首沿对齐之后，所述方法还包括：
在所述首沿对齐电路再次上电工作时，根据所述上位机发送的目标首沿对齐调整指令进行所述目标测量链路的延时调整，其中，所述目标首沿对齐调整指令为在所述目标测量链路的首沿对齐时对应的延时子单元的个数。
7.一种首沿对齐电路，其特征在于，包括：信号触发单元和与所述信号触发单元连接的可编程逻辑电路，所述可编程逻辑电路包括：依次连接的延迟调整单元、带有计数时钟的延迟测量阵列和测量控制单元；
所述信号触发单元，用于在进行触发电平的配置和测量模式的配置后，获取待测量信号，并根据所述触发电平将所述待测量信号转换为多条测量链路，其中，一个信号触发单元与一组待测量信号对应，当所述待测量信号为多组时，多组所述待测量信号的周期固定且同步；
所述延迟测量阵列，用于对目标测量链路同步进行首沿时刻测量，得到所述目标测量链路的首沿对应的触发时刻，其中，所述目标测量链路为所述多条测量链路中与所述测量模式对应的测量链路，且所述目标测量链路对应的触发电平相等，每个延迟测量阵列与一条测量链路对应，多个延迟测量阵列共用一个计数时钟；
所述测量控制单元，用于根据所述触发时刻计算所述目标测量链路的首沿之间的时间差，并将所述时间差发送至上位机，以使所述上位机根据所述时间差确定所述目标测量链路的首沿是否对齐，并在确定得到所述目标测量链路的首沿未对齐的情况下，向所述延迟调整单元发送首沿对齐调整指令，其中，所述首沿对齐调整指令是根据所述时间差和所述延迟调整单元中延时子单元的延时时间确定的；
所述延迟调整单元，用于根据所述上位机发送的首沿对齐调整指令进行所述目标测量链路的延时调整，得到调整后的目标测量链路，并将所述调整后的目标测量链路作为所述目标测量链路，以使所述延迟测量阵列再次对所述目标测量链路同步进行首沿时刻测量，直至所述目标测量链路的首沿对齐，其中，每个所述延迟调整单元与一条测量链路对应，所述延迟调整单元中包括多个延时时间固定的延时子单元。
8.根据权利要求7所述的首沿对齐电路，其特征在于，所述可编程逻辑电路包括：FPGA、CPLD、ASIC或其它SOC；
所述多个延时时间固定的延时子单元包括：延迟抽头；
所述首沿对齐调整指令包括：调整所述目标测量链路对应的延时子单元的个数的指令。
9.一种首沿对齐系统，其特征在于，包括：上述权利要求7至8中任一项所述的首沿对齐电路，还包括：上位机；
所述上位机与所述首沿对齐电路连接。
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