CN102664701A - 一种动态调整多通道大范围时钟传输延迟的系统和方法 - Google Patents

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刘树彬
李成
商林峰
安琪
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Abstract

本发明提供了一种动态调整多通道大范围时钟传输延迟的系统和方法，该系统包括：时钟发送端和时钟接收端；所述时钟发送端，用于向时钟接收端发送系统时钟，测量时钟发送端和时钟接收端的时钟传输延迟，将测量结果发送至时钟接收端；所述时钟接收端，用于接收来自时钟发送端的系统时钟，接收来自时钟发送端的时钟传输延迟的测量结果，并根据该结果动态调整两部分间的时钟传输延迟；该方法主要是利用IEEE1588协议和数字双混频时差法，测量时钟发送端和时钟接收端之间的粗、细时钟传输延迟，根据测量结果实时动态地调整时钟接收端的时钟相位。本发明实现了多通道时钟传输的高精度同步。

Description

一种动态调整多通道大范围时钟传输延迟的系统和方法
技术领域
本发明涉及多通道的数据采集、读出的技术领域，具体涉及一种动态调整多通道大范围时钟传输延迟的系统和方法，它是一种有效保证多通道大范围数据采集、读出严格同步的系统和方法。
背景技术
数据采集、读出在通信行业、仪器仪表行业以及高能物理实验领域等各个与电子相关的行业和领域中都有广泛的应用。而在多通道大范围数据采集、读出应用中，时钟同步技术有着至关重要的作用。时钟同步的精度直接决定了测试测量系统的精度。对于测试测量系统中需要进行精确的时间测量，高精度的同步时钟尤其重要。而对于多通道大范围的系统而言，高精度的同步时钟分布又是一个难点。
目前，国内外有许多成熟的时钟分布技术。但是能够为多通道大范围系统提供达到小于百皮秒的时钟抖动和时钟歪斜的时钟同步技术中，其他技术方案的成本与复杂度都远高于本发明。同时，本发明在时钟传输延时的动态调整过程中不影响数据的采集与传输。
发明内容
本发明的目的是：提供一种动态调整多通道大范围时钟传输延迟的系统和方法，为多通道大范围的数据采集、读出系统提供高精度的同步时钟的系统和方法。
本发明为了达到上述的目的采用的技术方案为：
一种动态调整多通道大范围时钟传输延迟的系统，该系统包括：时钟发送端和时钟接收端，其中：
所述的时钟发送端，用于向所述的时钟接收端发送系统时钟，测量所述的时钟发送端和所述的时钟接收端的时钟传输延迟，将测量结果发送至所述的时钟接收端；
所述的时钟接收端，用于接收来自所述的时钟发送端的系统时钟，接收来自所述的时钟发送端的时钟传输延迟的测量结果，并根据该结果动态调整所述的时钟发送端和时钟接收端两部分间的时钟传输延迟。
一种动态调整多通道大范围时钟传输延迟的方法，该方法的步骤是：
步骤(1)、建立时钟发送端和时钟接收端之间的时钟与数据连接；
步骤(2)、利用IEEE1588协议进行一次粗延时测量，得到各个通道的粗时钟传输延迟；
步骤(3)、利用数字双混频时差法放大发送时钟与返回时钟之间的相位差；
步骤(4)、利使用高精度的时间数字转换器测量ΔΦQ，从而得到细时钟传输延迟；
步骤(5)、时钟接收端获得粗传输延迟和细传输延迟测量结果后，根据该结果在FPGA中由数字时钟管理模块实时动态调整返回时钟的时钟相位，将该时钟作为系统时钟进行各种数据采集和测量；
步骤(6)、对所有通道进行步骤(1)-(5)后，各通道时钟相位都动态地与发送时钟对齐。
本发明和现有技术相比的优点为：
1、本发明精度高：本发明为前端提供时钟的时钟抖动小于100皮秒和时钟歪斜小于100皮秒；
2、本发明结构简单：本发明利用FPGA实现了IEEE1588协议、数字双混频时差法、时间数字转换器和时钟动态移动相位，大大提高集成度；
3、本发明设计改进简单：本发明只需要将FPGA逻辑更新，即可改进设计，而不需要重新设计电路板；
4、本发明调整不影响测量连续性：本发明在时钟传输延时的动态调整过程中不影响数据的采集与传输；
5、本发明动态调整范围大：本发明可以动态调整数公里尺度上调整传输延迟。
附图说明
图1为本发明的模块结构框图；
图2为本发明中IEEE1588原理图；
图3为本发明中数字双混频时差法结构图；
图4为本发明中数字双混频时差法原理图；
图5为本发明中DCM内部结构图。
具体实施方式：
下面结合附图及本发明的具体实施方式具体说明本发明。
动态调整多通道大范围时钟传输延迟工作过程如下：
第一步：建立时钟发送端和时钟接收端之间的时钟与数据连接。
图1为本发明的模块结构框图。将发送时钟TCLK由时钟发送端发送至时钟接收端后，确认恢复时钟RCLK与发送时钟TCLK是同源时钟。再将恢复时钟RCLK送入时钟接收端的FPGA内部的DCM模块，输出返回时钟BCLK。将返回时钟BCLK发送回时钟发送端，确认返回时钟BCLK与发送时钟TCLK是同源时钟，同时确认时钟FEE_CLK与发送时钟TCLK是同源时钟。由时钟发送端发送特定数据，在时钟接收端比对该数据，确认数据连接正常。
第二步：利用IEEE1588测量时钟发送端和时钟接收端之间的粗传输延迟Delay_Coarse。
根据IEEE1588原理，见图2所示，由时钟发送端发送Sync信号给时钟接收端，时钟接收端收到该信号后发送Delay_Req信号，根据公式1、2和3，即可得到粗传输延迟Delay_Coarse。
Ttclk1-Offset+Delay_Coarse＝Trclk1                公式1
Ttclk2-Offset-Delay_Coarse＝Trclk2                公式2
Delay_Coarse＝1/2[Ttclk1-Ttclk2+Trclk1-Trclk2]    公式3
其中Ttclk1和Ttclk2在时钟发送端利用高精度的时间数字转换器测量；Trclk1和Trclk2在时钟接收端利用高精度的时间数字转换器测量；Delay_Coarse为粗传输延迟；Offset为时钟发送端时间数字转换器起点Ttclk0与时钟接收端的时间数字转换器起点Trclk0之间的偏差。
鉴于上述FPGA TDC分辨率以及IEEE1588本身的局限，利用IEEE1588测量得到Delay的分辨率在纳秒量级。
第三步：利用数字双混频时差法放大发送时钟与返回时钟之间的相位差。
数字双混频时差法的结构如图3所示，其原理如图4所示。将发送时钟TCLK和返回时钟BCLK分别送入两个D触发器的数据输入端，将时钟CLK_FX送入两个D触发器的时钟输入端，当时钟CLK_FX的周期TFX满足公式4时，两个D触发器输出的周期TQ满足公式5。发送时钟TCLK和返回时钟BCLK之间的相位差ΔΦClk与时钟信号Q1和Q2之间的相位差满足公式6和公式7。
TFX＝T×N/M(M＞N)         公式4
TQ＝T×N/(M-N)            公式5
A＝N/(M-N)                公式6
ΔΦQ＝A×ΔΦClk         公式7
Delay_Fine＝1/2ΔΦClk    公式8
其中T为发送时钟TCLK和返回时钟BCLK的周期；TFX为CLK_FX的周期；TQ为Q1和Q2的周期；A是放大系数；ΔΦClk为发送时钟TCLK和返回时钟BCLK的相位差，即ΔΦClk＝ΦTCLK-ΦBCLK；ΔΦQ为Q1和Q2的相位差，即ΔΦQ＝ΦQ1-ΦQ2。
第四步：使用高精度的时间数字转换器测量相位差ΔΦQ，然后根据公式6-8，即时钟发送端和时钟接收端之间的细传输延迟Delay_Fine。
通过数字双混频时差法测和上述的高精度时间数字转换器测量得到的细传输延迟Delay_Fine的分辨率可以达到皮秒量级。
第五步：将粗传输延迟Delay_Coarse和细传输延迟Delay_Fine测量结果由时钟发送端传送到时钟接收端后，时钟接收端根据该结果在Xilinx Virtex-4系列FPGA中由数字时钟管理(Digital Clock Manager，DCM)模块调整BCLK和FEE_CLK的时钟相位。反复迭代测量，调整，再测量，再调整，最后使得粗传输延迟Delay_Coarse和细传输延迟Delay_Fine动态地保持在一个预设值。
其中DCM调整时钟相位的原理见图5所示。在DCM中，每个抽头可以将时钟信号精确的延迟40皮秒。输入抽头选择可以选择时钟经过的抽头的数量，从而定量地精确地使时钟信号延迟。
第六步：对所有通道进行第一、二、三、四和五步后，使得所有通道的粗传输延迟Delay_Coarse和细传输延迟Delay_Fine都到达一个预设值，换句话说就是使得所有通道的时钟相位都动态地与发送时钟TCLK对齐，实验结果表明各通道间时钟接收端的时钟歪斜小于100皮秒。
本发明未详细阐述的部分属于本领域公知技术。

Claims (2)

1.一种动态调整多通道大范围时钟传输延迟的系统，其特征在于：该系统包括时钟发送端和时钟接收端，其中：
所述的时钟发送端，用于向所述的时钟接收端发送系统时钟，测量所述的时钟发送端和所述的时钟接收端的时钟传输延迟，将测量结果发送至所述的时钟接收端；
所述的时钟接收端，用于接收来自所述的时钟发送端的系统时钟，接收来自所述的时钟发送端的时钟传输延迟的测量结果，并根据该结果动态调整所述的时钟发送端和时钟接收端两部分间的时钟传输延迟。
2.一种动态调整多通道大范围时钟传输延迟的方法，其特征在于：该方法的步骤是：
步骤(1)、建立时钟发送端和时钟接收端之间的时钟与数据连接；
步骤(2)、利用IEEE1588协议进行一次粗延时测量，得到各个通道的粗时钟传输延迟；
步骤(3)、利用数字双混频时差法放大发送时钟(TCLK)与返回时钟(BCLK)的周期，同时放大它们之间的相位差(ΔΦClk)为ΔΦQ；
步骤(4)、使用高精度的时间数字转换器测量ΔΦQ，从而得到细时钟传输延迟；
步骤(5)、时钟接收端获得粗传输延迟和细传输延迟测量结果后，根据该结果在FPGA中由数字时钟管理模块实时动态调整返回时钟(BCLK)的时钟相位，将该时钟作为系统时钟进行各种数据采集和测量；
步骤(6)、对所有通道进行步骤(1)-(5)后，各通道时钟相位都动态地与发送时钟(TCLK)对齐。
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