CN107634756A - 基于fpga和pll的高精度数据延时可调系统 - Google Patents

Abstract

本发明公开了一种基于FPGA和PLL的高精度数据延时可调系统，包括：高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括：依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。该系统无需外接专用延时设备，具有调节灵活、精度好、集成度高等特点，可应用于加速器横向反馈和纵向反馈系统。

Description

基于FPGA和PLL的高精度数据延时可调系统

技术领域

本发明涉及加速器横向反馈系统中的横向反馈数字信号处理电子学，及基于FPGA作为数据处理平台且要求控制信号需与系统同步的控制领域，尤其涉及一种基于FPGA和PLL的高精度数据延时可调系统。

背景技术

同步辐射光源是一种优质的人工光源，在各种科技领域中都有广泛的应用，我国已建成了第三代中能同步辐射光源(上海同步辐射光源)，正计划建设第四代光源。

随着同步辐射光源的电子储存环中束流强度持续的增加，电子束团横向不稳定性变得越来越严重，成为制约束流品质的一个重要因素。为了抑制束流的这种不稳定性，需引入横向反馈系统。束流的横向反馈技术是保证同步辐射光源正常稳定运行的重要手段，它跟随着同步加速器辐射领域的发展，经历了从简单到复杂、从模拟电子技术到数字化的发展过程，当前逐束团数字横向反馈系统在加速器中得到广泛的使用。

逐束团横向反馈系统主要有BPM探头、RF信号调理电路、逐束团横向反馈数字信号处理电子学、功率放大器和Kicker组成，如图1所示。

通过BPM探头拾取的束团振荡信号，经过RF调理电路后，供逐束团横向反馈数字信号处理电子学上A/D转换器采样变成数字信号，再从逐个束团信号中分别提取各个束团水平方向和垂直方向(横向振荡可分为水平方向振荡和垂直方向振荡)振荡分量作为反馈信号(在FPGA内实现)，经适当的延时后由D/A转换器转换为模拟信号。最后通过功率放大后将反馈信号分别加载到水平方向和垂直方向的Kicker条上，形成抑制束团振荡的反馈电场。

在系统工作时要满足两个“对齐”，第一个是逐束团横向反馈数字信号处理电子学中，A/D转换器采样点与束团信号峰值对齐，示意图如图2所示，以提高采样信号的信噪比；第二个是某束团的反馈信号加载到kicker上时刻与该束团经过kicker的时刻对齐，即图1存储环中某束团振荡信号在BPM处被拾取开始，经过逐束团横向反馈数字信号处理电子学，到形成该束团反馈信号加载kicker所经历的时间，等于该束团在存储环中从BPM处经若干圈运行到kicker处所花费的时间相等。

如图3所示，为了实现上述两个对齐目标，传统方案是分别在RF信号调理与逐束团横向反馈数字信号处理电子学之间插入延时设备(延时器或合适长度的电缆)，调整A/D转换器采样时间点与束团信号峰值出现时间点的位置关系，实现A/D转换器采样点与束团信号峰值精确对齐要求。同样的方法，在逐束团横向反馈数字信号处理电子学与功率放大器之间插入延时设备(延时器或合适长度的电缆)，实现某束团的反馈信号加载到kicker上时刻与该束团经过kicker的时刻对齐的要求。但是，传统方案需要外界延时设备，增加了系统体积，集成度较低，且精度也不高。

发明内容

本发明的目的是提供一种基于FPGA和PLL的高精度数据延时可调系统，无需外接专用延时设备，具有调节灵活、精度好、集成度高等特点，可应用于加速器横向反馈和纵向反馈系统。

本发明的目的是通过以下技术方案实现的：

一种基于FPGA和PLL的高精度数据延时可调系统，包括：高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括：依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；

第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。

加速器输出的与束团振荡信号同步的参考时钟经过第一数控延时线延时后输入至第一PLL，作为第一PLL的参考时钟；

第一PLL在锁相状态下，输出三路与其参考时钟同步的时钟信号，第一路输入至高速ADC，作为高速ADC的采样时钟，通过配置第一数控延时线的延时值，来调整高速ADC的采样时间点与束团信号峰值出现时间点的位置关系，从而使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；第二路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为写入时钟；第三路输入至第二数控延时线，经第二数控延时线延时后输入至第二PLL，作为第二PLL的参考时钟；

第二PLL在锁相状态下，输出两路同步时钟；第一路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为读出时钟，通过配置第二数控延时线的延时值，改变FIFO模块写入时钟相对于读出时钟的相位关系，从而在FIFO模块中实现数据细延时的功能；FIFO模块输出的细延时后的数据，经FPGA处理后送入其内部的移位寄存器，通过配置移位寄存器的长度，来调整横向反馈信号在移位寄存器写入到读出时间间隔，从而实现数据粗延时的功能；第二路输入至高速DAC，作为高速DAC的采样时钟，由高速DAC将从FPGA移位寄存器输出的数据转换为模拟信号，经功率放大后作为横向反馈信号，通过上述粗细相结合的延时调整，使得横向反馈信号加载到kicker上时刻与该束团经过kicker的时刻对齐。

所述FPGA还包括：第三PLL、第四PLL、ISERDES模块、OSERDES模块以及MUX21模块；其中，第三PLL输出分别与ISERDES模块及FIFO模块相连，第四PLL分别与FIFO模块、MUX21模块、移位寄存器及OSERDES模块相连，ISERDES模块、FIFO模块、MUX21模块、移位寄存器及OSERDES模块依次相连；

所述第三PLL接收第一PLL输入的第二路时钟信号，作为其自身的参考时钟，并衍生出两路同步时钟；第一路与第二路输入至ISERDES模块作为此模块“乒乓操作”的驱动时钟，由ISERDES模块将高速ADC输入的数据分为四路低速数据；第二路同时输入至FIFO模块，作为FIFO模块的写入时钟，使FIFO模块中四个子FIFO模块各自写入一路数据；

所述第四PLL接收第二PLL输入的第一路时钟信号，作为其自身的参考时钟，并衍生出一路同步时钟输入至FIFO模块，作为FIFO模块的读出时钟；FIFO模块输出四路数据至MUX21模块，所述MUX21模块包含两个子MUX21模块，FIFO模块中的第一与第二子FIFO模块将数据输入至其中一个子MUX21模块，FIFO模块中的第三与第四子FIFO模块将数据输入至另一个子MUX21模块，每一子MUX21模块将接收的两路数据并合为一路数据后送入移位寄存器；移位寄存器中包含两个子移位寄存器，对应的接收一个子MUX21模块输出数据；再由OSERDES模块将两个子移位寄存器输出的两路数据合并成一路数据。

由上述本发明提供的技术方案可以看出，采用粗细延时相结合的方法，数据延时连续精确可调，各通道数据延时一致性好，使用灵活方便；同时，采用4级串联方式组成时钟辅助电路，不仅使D/A转换器的输出反馈信号连续精确可调，而且使A/D转换器的采样时间点与被采样信号出现时间点之间连续精确可调；此外，在逐束团横向反馈数字信号处理电子学上，通过PLL和数控延时线芯片和FPGA实现上述功能，提高系统的集成度。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明背景技术提供的逐束团横向反馈系统示意图；

图2为本发明背景技术提供的A/D转换电路采样对齐示意图；

图3为本发明背景技术提供的传统方案中在逐束团横向反馈系统引入延时设备的示意图；

图4为本发明实施例提供的一种基于FPGA和PLL的高精度数据延时可调系统示意图；

图5为本发明实施例提供的又一种基于FPGA和PLL的高精度数据延时可调系统示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种基于FPGA和PLL的高精度数据延时可调系统，包括：高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括：依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；

第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。

本发明实施例中，加速器输出的与束团振荡信号同步的参考时钟经过第一数控延时线延时后输入至第一PLL，作为第一PLL的参考时钟；

第一PLL在锁相状态下，输出三路与其参考时钟同步的时钟信号，第一路输入至高速ADC，作为高速ADC的采样时钟，通过配置第一数控延时线的延时值，来调整高速ADC的采样时间点与束团信号峰值出现时间点的位置关系，从而使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；第二路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为写入时钟；第三路输入至第二数控延时线，经第二数控延时线延时后输入至第二PLL，作为第二PLL的参考时钟；

第二PLL在锁相状态下，输出两路同步时钟；第一路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为读出时钟，通过配置第二数控延时线的延时值，改变FIFO模块写入时钟相对于读出时钟的相位关系，从而在FIFO模块中实现数据细延时的功能；FIFO模块输出的细延时后的数据，经FPGA处理后送入其内部的移位寄存器，通过配置移位寄存器的长度，来调整横向反馈信号在移位寄存器写入到读出时间间隔，从而实现数据粗延时的功能；第二路输入至高速DAC，作为高速DAC的转换时钟，由高速DAC将从FPGA移位寄存器输出的数据转换为模拟信号，经功率放大后作为横向反馈信号，通过上述粗细相结合的延时调整，使得横向反馈信号加载到kicker上时刻与该束团经过kicker的时刻对齐。

本发明实施例中，所述FPGA内还包括：第三PLL、第四PLL、串并转换模块(ISERDES)、并串转换模块(OSERDES)以及串并转换模块MUX21；其中，第三PLL分别与ISERDES模块及FIFO模块相连，第四PLL分别与FIFO模块、MUX21模块、移位寄存器及OSERDES模块相连，ISERDES模块、FIFO模块、MUX21模块、移位寄存器及OSERDES模块依次相连；

所述第三PLL接收第一PLL输入的第二路时钟信号，作为其自身的参考时钟，并衍生出两路同步时钟；第一路与第二路输入至ISERDES模块作为ISERDES模块“乒乓操作”的驱动时钟，由ISERDES模块将高速ADC输入的数据分为四路数据；第二路同时输入至FIFO模块，作为FIFO模块的写入时钟，使FIFO模块中四个子FIFO模块各自写入一路数据；

所述第四PLL接收第二PLL输入的第一路时钟信号，作为其自身的参考时钟，并衍生出一路同步时钟输入至FIFO模块，作为FIFO模块的读出时钟；FIFO模块输出四路数据至MUX21模块，所述MUX21模块包含两个子MUX21模块，FIFO模块中的第一与第二子FIFO模块将数据输入至其中一个子MUX21模块，FIFO模块中的第三与第四子FIFO模块将数据输入至另一个子MUX21模块，每一子MUX21模块将接收的两路数据并合为一路数据后送入移位寄存器；移位寄存器中包含两个子移位寄存器，对应的接收一个子MUX21模块输出数据；再由OSERDES模块将两个子移位寄存器输出的两路数据合并成一路数据。

为了便于理解，下面结合附图4-5对本发明进行说明。

如图4所示，时钟辅助单元(Clock_Module)主要包括依次连接的第一数控延时线(DelayLine1)、第一PLL(PLL1)、第二数控延时线(DelayLine2)及第二PLL(PLL2)。FPGA中主要包含FIFO模块与移位寄存器(Shift_Register)，FPGA的输入、输出端分别接高速ADC(High Speed ADC)、高速DAC(High Speed DAC)；上述系统通过配置数控延时线的延时值，实现逐束团横向反馈信号高精度延时可调功能，达到系统所必须的两个对齐条件。第一个对齐是指在横向反馈数字信号处理电子学上，A/D转换器采样时间点与束团信号峰值出现时间点精确对齐；第二个“对齐”是指某束团的反馈信号加载到kicker上时刻与该束团经过kicker的时刻精确对齐。

实现两个对齐的方式如下：1)参考时钟来自加速器，此参考时钟信号与束团振荡信号同步。在锁相环PLL1和PLL2锁相的条件下，通过配置数控延时线DelayLine1的延时值，调整A/D转换器采样时间点与束团信号峰值出现时间点的位置关系，实现第一个对齐目标。2)实现第二个对齐目标是通过粗细延时相结合的方法，首先配置FPGA中移位寄存器的长度，调整反馈信号在移位寄存器中从写入到读出时间间隔，实现横向反馈信号的粗延时；然后配置数控延时线DelayLine2延时值，调整FPGA中反馈信号写入FIFO相对于读出FIFO时间间隔，实现细延时的功能。通过上述粗细延时相结合的方法，实现束团的反馈信号加载到kicker上时刻与该束团经过kicker的时刻精确对齐的要求。

实例如图5所示，可以对FPGA内部做进一步划分，即包括：FIFO模块、移位寄存器、第三PLL(PLL3)、第四PLL(PLL4)、串并转换模块(ISERDES)、并串转换模块(OSERDES)以及并串转换MUX21模块。主要工作过程如下：

来自加速器的同步时钟(Clock Reference)与被A/D转换器采样的束团信号同步，经第一数控延时线(DelayLine1)延时后的时钟信号作为锁相环PLL1参考时钟，PLL1在锁相状态下，输出3路与参考时钟同步的时钟信号。第一路500MHz时钟信号C送A/D转换器，作为A/D转换器采样时钟。通过配置第一数控延时线DelayLine1，调整A/D转换器的采样时间点与束团信号峰值出现时间点的位置关系，实现A/D转换器采样时刻与每个束团信号峰值出现时间点精确对齐要求。

第二路125MHz时钟信号D送FPGA，作为FPGA片内的锁相环PLL3参考时钟，经此锁相环再衍生出500MHz同步时钟G和125MHz同步时钟H，作为ISERDES模块“乒乓操作”驱动时钟，此模块将来自A/D转换器速率为500MHz，位宽为14bits的数据等时分成4路速率为125MHz，宽度为14bits的数据流，以方便相对低速FPGA处理；125MHz同步时钟H同时作为FIFO模块的写入时钟。第二数控延时线(DelayLine2)接收锁相环PLL1送出的第三路125MHz同步时钟A，延时后作为锁相环PLL2参考时钟，经PLL2锁相后产生2路同步时钟。与第一PLL1类似，其中125MHz时钟信号E送FPGA，作为FPGA片内的锁相环PLL4参考时钟。经PLL4再衍生出125MHz和250MHz同步时钟，其中125MHz时钟I作为FIFO模块的读出时钟，这样通过配置数控延时线DelayLine2，改变FIFO模块写入相对与读出时钟的相位关系，在FIFO模块中实现数据细延时的功能。其中，所述FIFO模块为FIFOx(x＝1-4)，即FIFO模块包含四个子FIFO模块，分别接收MUX14模块输出的一路数据。250MHz同步时钟作为移位寄存器(Shift Register)的驱动时钟。

示例性的，第二数控延时线设定延时长度0-4ns，在此范围内FIFO模块延时连续可调(步长由DelayLine2步长决定)。

经细延时后的数据送MUX21模块，该MUX21模块包含两个子MUX21模块，FIFO模块中的第一与第二子FIFO模块将数据输入至其中一个子MUX21模块，FIFO模块中的第三与第四子FIFO模块将数据输入至另一个子MUX21模块，每一子MUX21模块将接收的两路数据并合为一路数据，即实现相邻两路125MHz速率数据合并成一路250MHz速率的数据，再送移位寄存器，该移位寄存器中包含两个子移位寄存器，对应的接收一个子MUX21模块输出数据；移位寄存器可以由FPGA的IP Core生成，功能类似先入先出缓存器FIFO，可实时配置读出地址，实现数据写入时刻相对于读出时刻延时若干个时钟周期(示例性的，读写时钟可以是250MHz，延时步长为4ns)。最后利用FPGA的IP Core实现的OSERDES模块将速率为250MHz，位宽为14bits的两路数据合并成一路速率为500MHz位宽为14bits数据送D/A转换器。通过上述粗细延时相结合的方法，实现束团的反馈信号加载到kicker上时刻与该束团经过kicker的时刻精确对齐的要求。

本发明实施例上述方案，采用粗细延时相结合的方法，数据延时连续精确可调，各通道数据延时一致性好，使用灵活方便；同时，采用4级串联方式组成时钟辅助电路，不仅使D/A转换器的输出反馈信号连续精确可调，而且使A/D转换器的采样时间点与被采样信号出现时间点之间连续精确可调；此外，在逐束团横向反馈数字信号处理电子学中，应用PLL和数控延时线芯片和FPGA实现上述功能，提高系统的集成度。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种基于FPGA和PLL的高精度数据延时可调系统，其特征在于，包括：高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括：依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；

第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。

2.根据权利要求1所述的一种基于FPGA和PLL的高精度数据延时可调系统，其特征在于，

加速器输出的与束团振荡信号同步的参考时钟经过第一数控延时线延时后输入至第一PLL，作为第一PLL的参考时钟；

第一PLL在锁相状态下，输出三路与其参考时钟同步的时钟信号，第一路输入至高速ADC，作为高速ADC的采样时钟，通过配置第一数控延时线的延时值，来调整高速ADC的采样时间点与束团信号峰值出现时间点的位置关系，从而使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；第二路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为写入时钟；第三路输入至第二数控延时线，经第二数控延时线延时后输入至第二PLL，作为第二PLL的参考时钟；

第二PLL在锁相状态下，输出两路同步时钟；第一路输入至FPGA，经FPGA处理后输入至其内部的FIFO模块，作为读出时钟，通过配置第二数控延时线的延时值，改变FIFO模块写入时钟相对于读出时钟的相位关系，从而在FIFO模块中实现数据细延时的功能；FIFO模块输出的细延时后的数据，经FPGA处理后送入其内部的移位寄存器，通过配置移位寄存器的长度，来调整横向反馈信号在移位寄存器写入到读出时间间隔，从而实现数据粗延时的功能；第二路输入至高速DAC，作为高速DAC的采样时钟，由高速DAC将从FPGA移位寄存器输出的数据转换为模拟信号，经功率放大后作为横向反馈信号，通过上述粗细相结合的延时调整，使得横向反馈信号加载到kicker上时刻与该束团经过kicker的时刻对齐。

3.根据权利要求2所述的一种基于FPGA和PLL的高精度数据延时可调系统，其特征在于，所述FPGA还包括：第三PLL、第四PLL、ISERDES模块、OSERDES模块以及MUX21模块；其中，第三PLL输出分别与ISERDES模块及FIFO模块相连，第四PLL分别与FIFO模块、MUX21模块、移位寄存器及OSERDES模块相连，ISERDES模块、FIFO模块、MUX21模块、移位寄存器及OSERDES模块依次相连；

所述第三PLL接收第一PLL输入的第二路时钟信号，作为其自身的参考时钟，并衍生出两路同步时钟；第一路与第二路输入至ISERDES模块作为此模块“乒乓操作”的驱动时钟，由ISERDES模块将高速ADC输入的数据分为四路低速数据；第二路同时输入至FIFO模块，作为FIFO模块的写入时钟，使FIFO模块中四个子FIFO模块各自写入一路数据；

所述第四PLL接收第二PLL输入的第一路时钟信号，作为其自身的参考时钟，并衍生出一路同步时钟输入至FIFO模块，作为FIFO模块的读出时钟；FIFO模块输出四路数据至MUX21模块，所述MUX21模块包含两个子MUX21模块，FIFO模块中的第一与第二子FIFO模块将数据输入至其中一个子MUX21模块，FIFO模块中的第三与第四子FIFO模块将数据输入至另一个子MUX21模块，每一子MUX21模块将接收的两路数据并合为一路数据后送入移位寄存器；移位寄存器中包含两个子移位寄存器，对应的接收一个子MUX21模块输出数据；再由OSERDES模块将两个子移位寄存器输出的两路数据合并成一路数据。