CN112946583A - 中频信号处理单元及具有其的数字相控阵雷达 - Google Patents
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Abstract
本发明公开了一种中频信号处理单元及具有其的数字相控阵雷达，中频信号处理单元包括第一FMC子板、第二FMC子板和载板；第一FMC子板上设置有第一HPC连接器插头，第二FMC子板上设置有第二HPC连接器插头，载板上设置有与第一HPC连接器插头相对应的第一HPC连接器插座、以及与第二HPC连接器插头相对应的第二HPC连接器插座；第一FMC子板上设置有ADC模块，ADC模块包括N片多通道的ADC芯片；第二FMC子板上设置有DAC模块，DAC模块包括N片多通道的DAC芯片；载板上设置有FPGA模块和时钟模块，FPGA模块分别与ADC模块和DAC模块电性连接，时钟模块分别与ADC模块、FPGA模块以及DAC模块电性连接。根据本发明的中频信号处理单元，能够实现多通道数据的同步传输，集成度高且易于扩展。
Description
技术领域
本发明涉及雷达技术领域，尤其是涉及一种中频信号处理单元及具有其的数字相控阵雷达。
背景技术
由于数字相控阵雷达在基带上保留了天线阵列单元信号的全部信息，因而数字相控阵雷达可以采用先进的数字信号处理技术对天线阵列信号进行处理，实现数字波束形成、目标跟踪以及空间干扰信号置零。而中频信号处理单元是数字相控阵雷达的核心模块之一，它的主要作用是：在雷达发射信号时，通过模拟/数字转换方式生成预置相位和幅度的中频信号，然后传送至雷达的射频收发(T/R)模块上进行变频和功率放大；在雷达接收信号时，对来自射频收发(T/R)模块的中频模拟信号进行模拟/数字转换，并做幅度、相位校正以后，将数据发送给雷达信号处理机。
随着需要处理的中频信号的带宽越来越宽，数字相控阵雷达对中频信号处理单元的ADC(模数转换器)和DAC(数模转换器)的信号采集速度和精度指标均提出了更高的要求。此外，中频信号处理单元还应具有多通道数据同步的能力、运算密集的实时信号的处理功能、大容量的数据缓存、以及高速的数据输入/输出功能。目前的中频信号处理单元，多采用单通道或双通道的ADC和DAC，不利于系统小型化和集成化；且ADC和DAC芯片的采样率较低，精度仅为12位或14位；同时，信号处理芯片的运算能力较弱，数据缓存较小。因此，当前的中频信号处理单元难以完成多通道、高数据率、运算密集的数字相控阵雷达信号处理任务。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种中频信号处理单元，集成度较高且易于扩展，并且能够实现多通道数据的同步传输。
本发明还提出了一种具有上述中频信号处理单元的数字相控阵雷达。
第一方面，根据本发明实施例的中频信号处理单元，包括：第一FMC子板，设置有第一HPC连接器插头；ADC模块，设置于所述第一FMC子板上，所述ADC模块包括N片多通道的ADC芯片；第二FMC子板，设置有第二HPC连接器插头；DAC模块，设置于所述第二FMC子板上，所述DAC模块包括N片多通道的DAC芯片；载板，设置有与所述第一HPC连接器插头相对应的第一HPC连接器插座、以及与所述第二HPC连接器插头相对应的第二HPC连接器插座；FPGA模块，设置于所述载板上，所述FPGA模块分别与所述ADC模块和所述DAC模块电性连接；时钟模块，设置于所述载板上，所述时钟模块分别与所述ADC模块、所述FPGA模块以及所述DAC模块电性连接，所述时钟模块用于提供时钟信号和同步信号；其中，当雷达接收信号时，所述ADC模块用于将所述雷达的射频T/R模块所发出的模拟信号转换为数字信号，并传递给所述FPGA模块，所述FPGA模块对所述数字信号进行幅度、相位校正后，传递给雷达信号处理机；当所述雷达发射信号时，所述FPGA模块根据所述雷达信号处理机所发送的信号，控制所述DAC模块生成相应的模拟信号，并传递给所述射频T/R模块；所述N为大于1的正整数。
根据本发明实施例的中频信号处理单元，至少具有如下有益效果：通过采用多通道的ADC芯片和DAC芯片，能够实现多通道的信号的接收与发送的功能；同时，通过时钟模块所发送的时钟信号和同步信号，能够实现N片ADC芯片的同步工作以及N片DAC芯片的同步工作，从而使得中频信号处理单元具备多通道数据的同步传输功能，采样速率较高且数据缓存量较大；此外，整个中频信号处理单元由第一FMC子板、第二FMC子板和载板这三块电路板构成，集成度较高且易于扩展，在性能升级上具有很大的灵活性，在未来需要升级ADC芯片或DAC芯片时，仅需要更换相应的第一FMC子板和第二FMC子板，而不需要更换载板，大幅度降低了硬件开发成本，同时也缩短了硬件开发的时间。
根据本发明的一些实施例，还包括与所述时钟模块电性连接的有源晶振，所述有源晶振设置于所述载板上。
根据本发明的一些实施例，所述载板上还设置有电源模块，所述电源模块用于为所述第一FMC子板、所述第二FMC子板及所述载板提供工作电源。
根据本发明的一些实施例，所述ADC芯片的型号为AD9656。
根据本发明的一些实施例，所述DAC芯片的型号为AD9154。
根据本发明的一些实施例，所述FPGA模块包括型号为XC7VX980T的FPGA芯片。
根据本发明的一些实施例，所述时钟模块包括时钟发生芯片，所述时钟发生芯片的型号为AD9528。
根据本发明的一些实施例，还包括与所述FPGA模块电性连接的若干组DDR模块，所述DDR模块用于缓存数据。
根据本发明的一些实施例，所述载板上还设置有QSFP+光模块连接器插座，用于实现所述FPGA模块与所述雷达信号处理机之间的信号传输。
第二方面，根据本发明实施例的数字相控阵雷达，包括根据本发明上述第一方面实施例所述的中频信号处理单元。
根据本发明实施例的数字相控阵雷达，至少具有如下有益效果：通过采用上述中频信号处理单元，使得整个数字相控阵雷达能够处理带宽更大的信号，信号的采样速率较高且数据缓存量较大；整个雷达的集成度较高且易于扩展和升级。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的中频信号处理单元的整体结构示意图；
图2为本发明实施例的第一FMC子板的结构示意图；
图3为本发明实施例的第二FMC子板的结构示意图；
图4为本发明实施例的载板的结构示意图；
附图标记：
第一FMC子板100、第一HPC连接器插头110、ADC模块200、第二FMC子板300、第二HPC连接器插头310、DAC模块400、载板500、第一HPC连接器插座510、第二HPC连接器插座520、QSFP+光模块连接器插座530、FPGA模块600、时钟模块700、雷达信号处理机800、有源晶振900、电源模块1000、DDR模块1100、辅助模块1200。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
ADC(Analog-to-Digital Converter，模拟/数字转换器)；FPGA(Field-Programmable-Gate-Array，现场可编程门阵列)；DAC(Digital-to-Analog Converter，数字/模拟转换器)；DDR(Double Data Rate，双倍速率同步动态随机存储器)；HPC(High PinCount，高引脚数)；FMC(FPGA Mezzanine Card，FPGA中间层板卡)。
参照图1至图4，根据本发明第一方面实施例的中频信号处理单元，包括第一FMC子板100、第二FMC子板300和载板500；其中，第一FMC子板100上设置有第一HPC连接器插头110，第二FMC子板300上设置有第二HPC连接器插头310，载板500上设置有与第一HPC连接器插头110相对应的第一HPC连接器插座510、以及与第二HPC连接器插头310相对应的第二HPC连接器插座520，三块电路板之间通过FMC HPC连接器实现连接；第一FMC子板100上设置有ADC模块200，ADC模块200包括N片多通道的ADC芯片；第二FMC子板300上设置有DAC模块400，DAC模块400包括N片多通道的DAC芯片；载板500上设置有FPGA模块600和时钟模块700，FPGA模块600分别与ADC模块200和DAC模块400电性连接，时钟模块700分别与ADC模块200、FPGA模块600以及DAC模块400电性连接，时钟模块700用于提供时钟信号和同步信号；其中，当雷达接收信号时，ADC模块200用于将雷达的射频T/R模块所发出的模拟信号转换为数字信号，并传递给FPGA模块600，FPGA模块600对该数字信号进行幅度、相位校正后，传递给雷达信号处理机800；当雷达发射信号时，FPGA模块600根据雷达信号处理机800所发送的信号，控制DAC模块400生成相应的模拟信号，并传递给雷达的射频T/R模块；N为大于1的正整数。
根据本发明的中频信号处理单元，通过采用多通道的ADC芯片和DAC芯片，能够实现多通道的信号的接收与发送的功能；同时，通过时钟模块700所发送的时钟信号和同步信号，能够实现N片ADC芯片的同步工作以及N片DAC芯片的同步工作，从而使得中频信号处理单元具备多通道数据的同步传输功能，采样速率较高且数据缓存量较大；此外，整个中频信号处理单元由第一FMC子板100、第二FMC子板300和载板500三块电路板构成，集成度较高且易于扩展，在性能升级上具有很大的灵活性，在未来需要升级ADC芯片或DAC芯片时，仅需要更换相应的第一FMC子板100和第二FMC子板300，而不需要更换载板500，大幅度降低了硬件开发成本，同时也缩短了硬件开发的时间。
如图1所示，在本发明的一些实施例中，还包括与时钟模块700电性连接的有源晶振900，有源晶振900也设置于载板500上。其中，时钟模块700用于接收外部的输入时钟，而有源晶振900则用于在没有外部输入时钟的情况下为时钟模块700提供整个系统所需要的基本时钟信号。
如图1和图4所示，在本发明的一些实施例中，载板500上还设置有电源模块1000和辅助模块1200，电源模块1000用于为第一FMC子板100、第二FMC子板300及载板500提供工作电源。其中，电源模块1000可以包括常见的DC-DC电源转换单元和线性稳压单元。而辅助模块1200则负责各模块之间通用信号的传输、配置以及对各模块实现必要的监控、辅助外设的控制等功能，给系统提供过压、欠压、过流检测功能及温度监控功能，确保各模块正常工作。
关于N的取值：标准的FMC HPC连接器支持10条高速接收链路和10条高速发射链路，总共20条高速信号传输链路，其信号传输速率可达10Gbps。对于第一FMC子板100而言，可以将这20条高速信号传输链路全部作为接收链路使用，每一片ADC芯片使用两条高速信号链路，因此第一FMC子板100理论上可以放置10片ADC芯片。同理，第二FMC子板300理论上可以放置10片DAC芯片。可以理解的是，第一FMC子板100和第二FMC子板300实际上放置的ADC芯片或DAC芯片的数量与所选芯片的大小、电源供应方式、高速信号走线、以及配套的FPGA模块600有关，具体数量可以根据实际进行调整。
如图2所示，在本发明的一些实施例中，ADC模块200包括四片ADC芯片，所采用的ADC芯片为亚德诺半导体技术有限公司(ADI)的AD9656芯片，该芯片支持传送四通道十六位的信号，量化位数为16位，最高采样率为125MSPS，所以ADC模块200能够处理总共16路中频信号。AD9656芯片是一款多级、流水线式ADC，各级均提供充分的重叠，以便校正上一级的Flash误差，各级的量化输出组合在一起，在数字校正逻辑中最终形成一个16位的转换结果，并根据JESD204B协议进行传输，流水线式架构允许第一级处理新的输入样本，而其他级则继续处理之前的样本，采样在时钟的上升沿进行。四片AD9656将从雷达的射频T/R模块发送过来的16路中频RX信号转换为数字信号，该数字信号经过FMC HPC连接器上的高速输出管脚连接到载板500上的FPGA模块600的高速收发器接口，从而形成高速的串行数据链路。在这里，ADC模块200是发送端，FPGA模块600是接收端，两者之间的高速数据传输采用JESD204B协议，每一片AD9656使用两条高速数据传输链路，四片AD9656总共使用八条高速链路，单条高速链路的信号传输速率最高可达6.4Gbps。
如图3所示，在本发明的一些实施例中，DAC模块400包括四片DAC芯片，所采用的DAC芯片为ADI公司的AD9154芯片，该芯片支持传送四通道十六位的信号，量化位数为16位，最高采样率为2.4GSPS，所以DAC模块400能够处理总共16路中频信号。该芯片具有针对直接变频传输应用进行优化的特性，包括复数数字调制、输入信号功率检测以及增益、相位与失调补偿；通过先进的低杂散与失真设计技术，可以实现从基带到高中频的宽带信号的高质量合成；AD9154能够使用数字振荡器(NCO)实现数字正交调制以及直接数字合成，形成具有特定相位和幅度的模拟输出波形。四片AD9154的数字输入经过FMC HPC连接器上的高速数据传输引脚连接到载板500上面的FPGA模块600上的高速发射器接口，从而形成高速的串行数据链路。在这里，FPGA模块600是发送端，DAC模块400是接收端，两者之间的高速数据传输采用JESD204B协议；四片AD9154总共使用八条高速链路，四片AD9154的16路模拟输出经过低通滤波以及平衡-不平衡转换器(BALUN)后，转换为单端的中频发散信号，分别发送到雷达的16个射频T/R模块。
如图4所示，在本发明的一些实施例中，FPGA模块600采用的是Xilinx公司的XC7VX980T的FPGA芯片。该芯片作为控制器，可以通过串行端口接口(SPI)分别访问四片ADC芯片、四片DAC芯片以及时钟模块700中的时钟生成芯片的寄存器，从而配置ADC芯片、DAC芯片和时钟模块700，以设定不同的工作模式或实现特定的功能。FPGA模块600主要用于实现信号的串并转换以及相应的混频、滤波等处理。
在本发明中，时钟模块700包括时钟发生芯片，该时钟发生芯片采用的是ADI公司的AD9528，而有源晶振900采用的则是125MHz的有源晶振900，125MHz有源晶振用于给AD9528提供时钟输入。AD9528芯片具有集成的JESD204B系统参考事件(SYSREF)信号发生器，可用于同步多设备的时钟；AD9528具有两级锁相环(PLL)，第一级锁相环(PLL1)通过降低输入时钟上的抖动来提供输入基准调节；第二级锁相环(PLL2)提供高频率时钟，能够从时钟输出驱动器实现低集成抖动以及低宽带噪声。AD9528集成SYSREF发生器输出、PLL1和PLL2输出同步的单触发、N触发或连续信号，以实现多个器件的时间对准。AD9528可生成14路输出，每路输出可配置为直接从PLL1、PLL2或内部SYSREF发生器输出，每一个输出通道均包含带有粗数字相位调节和模拟细相位延迟块的分频器，可实现所有14路输出的完全时间对准灵活性。在本发明中，AD9528被配置成总共输出14路125MHz的时钟信号，其中4路时钟信号用于给4片ADC芯片提供时钟输入，4路时钟信号用于给4片DAC芯片提供时钟输入，其余6路时钟信号用于给FPGA模块600提供时钟输入，AD9528产生的所有时钟信号CLK在相位上都是同步的。在PCB版图设计中，所有的时钟信号CLK走线都做了误差为5mil的等长处理，从而保证各路时钟信号到达ADC芯片、DAC芯片和FPGA模块600的相位都是同步的。
四片ADC芯片的时钟信号由FMC载板上的时钟模块700提供。时钟模块700的SYSREF信号和SYNC信号分别与载板500上的FPGA模块600相连，由FPGA模块600提供SYSREF信号给四片ADC芯片，并在器件同步以后向ADC芯片发送SYNC信号，从而实现四片ADC芯片同步工作。同理，四片DAC芯片的时钟信号也是由时钟模块700提供，时钟模块700的SYSREF信号和SYNC信号分别与载板500上的FPGA模块600相连，由FPGA模块600提供SYSREF信号给四片DAC芯片，并在器件同步后接收来自DAC芯片的SYNC信号，从而实现四片DAC芯片同步工作。
对于数字相控阵雷达来说，保证多个射频通道的相位一致性是至关重要的。在本发明中，4片ADC芯片需要同时对16路模拟输入信号进行采样，由于这些输入信号各自有不同的延迟，所以必须对输入的采样数据做同步处理。对此，JESD204B Subclass 1数据传输标准提供了一个方法，可以通过一个或多个差分信号发送高速串行数据，其将数据分割为帧，并持续发送至接收器，通过使用SYSREF信号，将多个ADC芯片或DAC芯片的数据对齐至SYSREF，以便同步发射器和接收器的内部帧时钟，这使得采用JESD204B链路的设备具有确定延迟。而AD9656芯片和AD9154芯片均支持JESD204B Subclass 1，因此可以确保多个数据的同步传输。
如图4所示，在本发明的一些实施例中，FPGA模块600还外接了若干组DDR模块1100，DDR模块1100用于缓存数据。在本发明中，FPGA模块600外接了2组DDR3用于组成双通道，每一组由9片单片容量8Gb(1Gb×8位)的内存芯片组成。每一组9片内存占用72位数据宽度，其中64位为有效数据，另外8位用于实现ECC(Error Correcting Code)功能，用于保证数据读取的正确性。这两组DDR3内存的读写带宽最高可达25.6GB/s，可以给FPGA模块600与ADC模块200和DAC模块400之间的高速数据输入和输出提供足够大的缓存空间。
如图4所示，在本发明的一些实施例中，在载板500上还设置有一个QSFP+光模块连接器插座530，QSFP+光模块连接器插座530与FPGA模块600的4路高速数据通道相连，从而在FPGA模块600与雷达信号处理机两者之间实现速率最高为40Gb/s的高速数据传输。
综上，根据本发明的中频信号处理单元，具有以下优点：
①本发明克服了当前数字相控阵雷达中频信号处理单元多个通道的数据难以同步、采样速率低、精度低、运算能力弱，以及数据缓存小的缺点，使用单片四通道的16位高速采样的ADC芯片和DAC芯片以及Xilinx高性能FPGA实现了一款用于中频信号处理单元，该中频信号处理单元具有集成度高，采样速率高，数据转换精度高，运算能力强，数据缓存大的优点；
②采用FMC子板的形式来分别实现了高速高精度的模拟/数字以及数字/模拟转换，在性能升级上具有很大的灵活性，在未来需要升级ADC芯片或DAC芯片时，仅需要更换相应的FMC子板，而不需要更换载板500，大幅度降低了硬件开发成本，同时也缩短了硬件开发的时间；
③ADC芯片与DAC芯片和FPGA模块600之间的数据传输使用JESD204B标准，JESD204B标准的优势包括：数字输出驱动器使用CML电平，与传统的CMOS和LVDS电平相比较，传输数据速率大幅度提升，所需的传输线的数量大量减少，PCB layout所需的电路板空间更少，大幅度降低了PCB layout的复杂度和难度。同时，实现了多个ADC芯片的所有模数转换通道的数据输出同步，以及多个DAC芯片的所有数模转换通道的数据输入同步功能，解决了多个射频输入输出通道的相位一致性问题；
④本发明的中频信号处理单元具有很强的可扩展性。当需要处理更多路输入输出中频信号时，可以使用多个中频信号处理单元进行扩展，例如，可以很方便的使用8个中频信号处理单元实现对128路雷达输入输出中频信号的处理。
因此，根据本发明第二方面实施例的数字相控阵雷达，通过采用上述中频信号处理单元，从而使得整个雷达能够处理带宽更大的信号，信号的采样速率较高且数据缓存量较大；整个雷达的集成度较高且易于扩展和升级。
在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (10)
1.中频信号处理单元，其特征在于，包括：
第一FMC子板，设置有第一HPC连接器插头；
ADC模块，设置于所述第一FMC子板上，所述ADC模块包括N片多通道的ADC芯片；
第二FMC子板，设置有第二HPC连接器插头；
DAC模块，设置于所述第二FMC子板上，所述DAC模块包括N片多通道的DAC芯片；
载板，设置有与所述第一HPC连接器插头相对应的第一HPC连接器插座、以及与所述第二HPC连接器插头相对应的第二HPC连接器插座；
FPGA模块，设置于所述载板上，所述FPGA模块分别与所述ADC模块和所述DAC模块电性连接；
时钟模块，设置于所述载板上，所述时钟模块分别与所述ADC模块、所述FPGA模块以及所述DAC模块电性连接，所述时钟模块用于提供时钟信号和同步信号；
其中，当雷达接收信号时，所述ADC模块用于将所述雷达的射频T/R模块所发出的模拟信号转换为数字信号，并传递给所述FPGA模块，所述FPGA模块对所述数字信号进行幅度、相位校正后，传递给雷达信号处理机；当所述雷达发射信号时，所述FPGA模块根据所述雷达信号处理机所发送的信号，控制所述DAC模块生成相应的模拟信号，并传递给所述射频T/R模块；所述N为大于1的正整数。
2.根据权利要求1所述的中频信号处理单元，其特征在于，还包括与所述时钟模块电性连接的有源晶振，所述有源晶振设置于所述载板上。
3.根据权利要求1或2所述的中频信号处理单元，其特征在于，所述载板上还设置有电源模块，所述电源模块用于为所述第一FMC子板、所述第二FMC子板及所述载板提供工作电源。
4.根据权利要求1所述的中频信号处理单元，其特征在于，所述ADC芯片的型号为AD9656。
5.根据权利要求1或4所述的中频信号处理单元，其特征在于，所述DAC芯片的型号为AD9154。
6.根据权利要求1或4所述的中频信号处理单元，其特征在于，所述FPGA模块包括型号为XC7VX980T的FPGA芯片。
7.根据权利要求1或4所述的中频信号处理单元，其特征在于，所述时钟模块包括时钟发生芯片，所述时钟发生芯片的型号为AD9528。
8.根据权利要求1所述的中频信号处理单元，其特征在于，还包括与所述FPGA模块电性连接的若干组DDR模块，所述DDR模块用于缓存数据。
9.根据权利要求1所述的中频信号处理单元，其特征在于，所述载板上还设置有QSFP+光模块连接器插座，用于实现所述FPGA模块与所述雷达信号处理机之间的信号传输。
10.一种数字相控阵雷达，其特征在于，包括如权利要求1-9任一项所述的中频信号处理单元。
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