CN215990748U - 一种系统时钟装置及5g全频段射频信号的采集设备 - Google Patents

Abstract

本实用新型实施例公开了一种系统时钟装置及5G全频段射频信号的采集设备，其中系统时钟装置包括：第一时钟芯片和第二时钟芯片；第一时钟芯片以及第二时钟芯片，分别通过内置的信号接口与采集设备中的基带处理芯片连接；第一时钟芯片以及第二时钟芯片分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给基带处理芯片；基带处理芯片，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行，实现提高时钟信号输入输出同步的准确性和时钟消抖功能，且简化电路节约成本。

Description

一种系统时钟装置及5G全频段射频信号的采集设备

技术领域

本实用新型涉及时钟技术领域，特别涉及一种系统时钟装置及5G全频段射频信号的采集设备。

背景技术

随着智能手机和平板电脑等移动终端设备的大量普及，移动通信产业对频谱的需求越来越大。然而可用的频谱资源十分有限，特别是中低端优质的频谱资源数量更是稀缺。同时由于无线通信的传播特性，同一频谱资源在多个系统同时工作会带来相互干扰问题，影响通信质量。大部分可用的频谱资源都已经被划分给了各类不同的无线电系统使用，移动频谱紧缺问题日益突出，解决频谱紧缺的需求十分迫切。

经过人们的不断探索，以高频段或超高频为代表的第5代通信(简称5G)可以有效解决频谱紧缺问题。5G通信同时具有更大的吞吐量、低延时、海量终端互联的特点，作为5G多频段微功率采集设备必须要有一个稳定、高效的系统时钟方案才能充分发挥5G通信的优势。

移动通信传统时钟的方案是将本地晶体振荡器通过频率合成并利用全球定位系统(Global Positioning System,GPS)产生信号进行校正，需要直接数字频率合成器(Direct Digital Synthesis,DDS)芯片和提供算法的基带处理芯片(Field－Programmable Gate Array,FPGA)协同完成，还需要锁相环(Phase Locked Loop，PLL)芯片，可以用分立电路搭建，系统较为复杂，准确性还需要考虑FPGA的算法优化程度，且存在相位抖动大的、时延长的缺陷。

实用新型内容

本实用新型旨在提出一种系统时钟装置及5G全频段射频信号的采集设备，以实现提高时钟信号输入输出同步的准确性和时钟消抖功能，且简化电路节约成本。

为实现上述目的，本实用新型一方面实施例提出了一种系统时钟装置，集成在信号采集设备中，包括：第一时钟芯片和第二时钟芯片；

所述第一时钟芯片以及第二时钟芯片，分别通过内置的信号接口与所述采集设备中的基带处理芯片连接；

所述第一时钟芯片以及第二时钟芯片分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给所述基带处理芯片；

所述基带处理芯片，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行。

为实现上述目的，本实用新型另一方面实施例提出了一种5G全频段射频信号采集设备，集成了如前所述的系统时钟装置，包括：与所述系统时钟装置连接的中央处理器CPU；

在所述采集设备上电启动后，所述系统时钟装置向所述CPU提供初始化所需的时钟信号，以使所述CPU完成初始化配置；

所述CPU完成初始化配置后，通过所述系统时钟装置，控制所述采集设备中相应功能逻辑按照设定频率的时钟信号进行启动并运行。

本实用新型实施例公开了一种系统时钟装置及5G全频段射频信号的采集设备，其中系统时钟装置包括：第一时钟芯片和第二时钟芯片；所述第一时钟芯片以及第二时钟芯片，分别通过内置的信号接口与所述采集设备中的基带处理芯片连接；所述第一时钟芯片以及第二时钟芯片分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给所述基带处理芯片；所述基带处理芯片，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行，实现提高时钟信号输入输出同步的准确性和时钟消抖功能，且简化电路节约成本。

附图说明

图1是本实用新型实施例一提供的一种系统时钟装置的结构示意图；

图2是本实用新型实施例一提供的另一种系统时钟装置的结构示意图；

图3是本实用新型实施例一提供的另一种系统时钟装置的结构示意图；

图4是本实用新型实施例二提供的一种5G全频段射频信号的采集设备的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一

图1是本实用新型实施例一提供的一种系统时钟装置的结构示意图。该系统时钟装置集成在信号采集设备中，如图1所示，该装置包括：第一时钟芯片100和第二时钟芯片200；所述第一时钟芯片100以及第二时钟芯片200，分别通过内置的信号接口与所述采集设备中的基带处理芯片001连接；所述第一时钟芯片100以及第二时钟芯片200分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给所述基带处理芯片001；所述基带处理芯片001，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行。

可以理解的是，只用单独一个时钟芯片生成的时钟信号，不能满足信号采集设备所需，因此，通过第一时钟芯片100和第二时钟芯片200结合，由第一时钟芯片100和第二时钟芯片200分别生成的时钟信号共同提供给信号采集设备。其中，第一时钟芯片100可以用于对输入的参考时钟信号进行分频处理，产生所需时钟信号，产生的时钟信号可以是用于提供给第二时钟芯片200，也可以是提供给基带处理芯片001，又或者提供给其他所需时钟信号的模块。第二时钟芯片200可以用于接收输入的参考时钟信号，并对输入的参考时钟信号进行分频处理，产生所需时钟信号，产生的时钟信号可以是用于提供给基带处理芯片001，又或者提供给其他所需时钟信号的模块。基带处理芯片001是信号采集设备的一部分，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行，例如接收第一时钟芯片100和第二时钟芯片200输出的时钟信号。

本实施例中，信号采集设备上电后，第一时钟芯片100接收到输入的参考时钟信号，通过内置的电路及集成的内部算法，对输入的参考时钟信号进行分频处理，生成设定频率下的时钟信号，将其中某一时钟信号作为参考时钟信号输出给第二时钟芯片200，第二时钟芯片200接收到第一时钟芯片100输出的参考时钟信号，通过内置的电路及集成的内部算法，对输入的参考时钟信号进行分频处理，生成设定频率下的时钟信号，根据基带处理芯片001启动相应功能逻辑并运行所需的时钟信号，将对应的第一时钟芯片100和第二时钟芯片200生成的设定频率下的时钟信号输出给基带处理芯片001，当基带处理芯片001接收到所需各设定频率下的时钟信号时，启动相应功能逻辑并运行。

可以清楚的是，传统时钟系统通常采用直接数字频率合成(Direct DigitalSynthesis，DDS)信号发生器进行频率合成并结合基带处理芯片(Field ProgrammableGateArray，FPGA)的算法，其系统电路复杂成本高且会导致输入输出信号延迟。本实用新型实施例提供的系统时钟装置去掉了FPGA的复杂算法设置，简化了电路节约成本，同时集成芯片器件比较小，输出端口与输入端口时延小，提高了输入输出同步的精度。

可选地，图2是本实用新型实施例一提供的另一种系统时钟装置的结构示意图，如图2所示，所述第一时钟芯片100在所述采集设备上电启动后对所输入的参考时钟信号进行分频处理；所述第二时钟芯片200在中央处理器CPU002完成初始化配置后，对所输入的参考时钟信号进行分频处理。

其中，所述CPU002集成于所述采集设备，并在所述采集设备上电启动后进行初始化配置。

继续参考图2，可选的，所述第一时钟芯片100，还用于将对所输入参考时钟信号进行分频处理后生成CPU002初始化所需第一设定频率的时钟信号，通过与所述CPU002连接的各信号接口分别输出至所述CPU002。

示例性的，第一设定频率的时钟信号可以是125MHz、100MHz、161.1328125MHz、161.1328125MHz，分别通过信号接口OUT0、OUT2、OUT3、OUT4输出至CPU002。

继续参考图2，可选地，该装置还包括：第三时钟芯片300；所述第三时钟芯片300，用于在所述采集设备上电启动后，对所输入参考时钟信号进行分频处理，获得CPU(即中央处理器)002初始化所需第二设定频率的时钟信号，并通过与所述CPU002连接的各第一信号接口分别输出至所述CPU002。

其中，第三时钟芯片300可以支持PCIe Gen协议标准，支持4路PCIe信号输出，其中3路PCIe信号输出给CPU002，另一路PCIe信号可以通过高速串行计算机扩展总线标准接口外接测试设备，用于调试时查看系统时钟装置中时钟信号是否准确。参考时钟信号可以由本地晶体振荡器400提供。示例性的，本地晶体振荡器400可以使用25MHz晶体振荡器，用于输出25MHz时钟信号给第三时钟芯片300。第二设定频率的时钟信号可以是100MHz，信号接口OUT0、OUT1、OUT2输出至CPU002。

可选地，所述第一时钟芯片100，通过内置的参考信号输入管脚接收第三设定频率的参考源时钟信号，并作为所输入参考时钟信号；其中，所述第三设定频率的参考源时钟信号由所述采集设备中的压控温补振荡器003生成，并经由所包括的时钟缓存器004传递给所述第一时钟芯片100。

示例性的，第三设定频率的参考源时钟信号可以是25MHz时钟信号。

可选地，所述第一时钟芯片100，还用于将对所输入参考时钟信号进行分频处理后生成的第四设定频率的时钟信号作为时钟参考源信号，通过与第二时钟芯片200连接的第二信号接口输出至所述第二时钟芯片200；所述第二时钟芯片200，用于通过内置的参考信号输入管脚获得所述时钟参考源信号，作为所输入参考时钟信号。

其中，第四设定频率的时钟信号可以是30.72MHz，通过第一时钟芯片100的通信接口OUT6输入至第二时钟芯片200的参考信号输入管脚REFA输入。

具体的，采集设备上电启动后，本地晶体振荡器400输出一个参考时钟信号给第三时钟芯片300，第三时钟芯片300根据内置电路及集成的内部算法对输入的参考时钟信号进行分频处理生成第二设定频率的时钟信号，并将第二设定频率的时钟信号输出给CPU002进行初始化配置。此时第一时钟芯片100开始工作，采集设备中的压控温补振荡器003生成第三设定频率的参考源时钟信号，并经由采集设备中所包括的时钟缓存器004传递给第一时钟芯片100，第一时钟芯片100通过内置的参考信号输入管脚接收第三设定频率的参考源时钟信号，CPU002通过I2C总线向第一时钟芯片100写入寄存器，用以实现CPU002控制第一时钟芯片100的时钟信号输入输出等。第一时钟芯片通过内置电路及集成的内部算法对输入参考时钟信号进行分频处理，生成的第一设定频率的时钟信号分别通过信号接口OUT0、OUT2、OUT3、OUT4输出至CPU002；生成的第四设定频率的时钟信号作为时钟参考源信号，通过信号接口OUT6输出给第二时钟芯片200的REFA接口，CPU002初始化配置完成。

可选地，图3是本实用新型实施例一提供的另一种系统时钟装置的结构示意图，如图3所示，所述第一时钟芯片100和第二时钟芯片200，分别包括：第一锁相环模块11；所述第一时钟芯片100和第二时钟芯片200中的第一锁相环模块11，分别用于对所输入参考时钟信号按照给定的至少一个设定频率进行时钟信号输出。

本实施例中，锁相环模块可以用来实现输入输出信号同步和时钟消抖功能。锁相环模块由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器组成。鉴相器作用是对两个输入信号进行比较，输出一个正比于这两个输入信号相位差的直流电压，该直流电压作用于下一级电路即电荷泵，电荷泵将鉴相器的输出信号放大，给低通滤波器的电容充放电。而滤波器是用来滤除鉴相器输出误差电压中的高频分量，起到滤波平滑作用，用以保证环路稳定以及改善环路跟踪性能和噪声特性，最后，压控振荡器依据传输过来的控制电压来改变输出信号的频率和相位，从而形成一个反馈回路，最终压控振荡器的输出信号锁定在参考信号的频率和相位上。

需要说明的是，第一锁相环模块采用运用高速运算替代通常采用的分离器件搭建的锁相环滤波电路，具有宽范围的输入频率和输出频率，锁定状态由内部算法完成并锁定，不需要外部环路滤波器组件，锁相环带宽可通过数字编程低至0.001Hz。其中，第二时钟芯片的第一锁相环模块通过减少系统时钟的抖动，从而实现输入基准电压调理.

可选地，所述第一时钟芯片100，包括与所述基带处理芯片001连接的第三信号接口，用于通过所述第三信号接口将所述第一锁相环模块11所输出第五设定频率的基带并行时钟信号输出至所述基带处理芯片001。

示例性的，第五设定频率可以是161.1328125MHz，通过信号接口OUT1输出至基带处理芯片001。

可选地，所述第二时钟芯片200，用于通过与所述基带处理芯片001连接的第四信号接口，将所述第一锁相环模块11所输出第六设定频率的主时钟信号输出至所述基带处理芯片001；通过与所述基带处理芯片001连接的第五信号接口，将所述第一锁相环模块11所输出第七设定频率的参考时钟信号输出至所述基带处理芯片001。

示例性的，第六设定频率可以是245.76MHz，通过信号接口OUT2输出至基带处理芯片001；第七设定频率可以是1.92MHz，通过通信接口OUT3输出至基带处理芯片001。

可选地，所述第二时钟芯片200，用于分别将所述第一锁相环模块11输出的两个第八设定频率的并行转换时钟信号，分别通过设定的两个第六信号接口，经所述基带处理芯片001中的两个并行转换时钟管脚，传输至所述基带处理芯片001。

示例性的，第八设定频率的并行转换时钟信号可以是245.76MHz，通过通信接口OUT10和OUT11输出至基带处理芯片001。

可选地，所述第二时钟芯片200，用于将对所输入参考时钟信号进行分频处理后所生成第九设定频率的主时钟信号，通过两个第七信号接口分别输出至所述采集设备中的两个射频收发器005和006；还用于将对所输入参考时钟信号进行分频处理后所生成第十设定频率的参考时钟信号，通过两个第八信号接口分别输出至所述两个射频收发器005和006。

其中，射频收发器可以实现模拟信号到数字信号的转换或者数字信号到模拟信号的转换，每个射频收发器均会接收到一组第九设定频率的主时钟信号和第十设定频率的参考时钟信号。示例性的，第九设定频率的主时钟信号可以是122.88MHz，第十设定频率的参考时钟信号可以是1.92MHz，如图3所示，1.92MHz和122.88MHz时钟信号分别通过信号接口OUT0和OUT1输出至射频收发器005，1.92MHz和122.88MHz时钟信号分别通过信号接口OUT6和OUT8会输出至射频收发器006。

可选地，所述第一时钟芯片100和第二时钟芯片200，分别包括：第二锁相环模块22；所述第一时钟芯片100中的第二锁相环模块22，用于对第一本地时钟信号与所输入参考时钟信号进行同步处理，所述第一压控温补振荡器本地时钟信号由外接第一压控晶体震荡器500提供；所述第二时钟芯片200中的第二锁相环模块22，用于对第二本地时钟信号与所输入参考时钟信号进行同步处理，所述第二本地时钟信号由外接第二压控晶体震荡器600提供。

其中，第一本地时钟信号可以是48MHz，第二本地时钟信号可以是30.72MHz。第二时钟芯片200的第二锁相环22可以提供高频时钟，可实现来自时钟输出驱动器的较低积分抖动以及较低宽带噪声。外接第二压控晶体震荡器600提供第二锁相环模块22所需的低噪声基准电压，以满足苛刻的相位噪声和抖动要求，实现可以接受的性能。第二时钟芯片200内压控振荡器的调谐频率范围为3.450GHz至4.025GHz。

可选地，所述第一时钟芯片100，还包括：输入信号管脚、第三锁相环模块33以及第九信号接口；所述第一时钟芯片100，通过所述输入信号管脚获得全球导航卫星系统007输入的秒脉冲信号；所述秒脉冲信号通过所述第三锁相环模块33的同步处理，经所述第九信号接口输出至所述基带处理芯片001。

其中，秒脉冲信号通过信号接口OUT1将接收到的秒脉冲信号输出到基带处理芯片001。第三锁相环模块33用于处理全球导航卫星系统007输入的秒脉冲信号，可以实现秒脉冲信号的同步输出。需要说明的是，当输入到第一时钟芯片的球导航卫星系统007输入的秒脉冲信号丢失时，第一时钟芯片100在锁定状态下，会根据秒脉冲的历史同步数据自动进入保持模式，保证秒脉冲信号的正常输出。

示例性的，为了更清楚表示本实用新型实施例，进行如下描述：

采集设备上电后，本地晶体振荡器400输出一个25MHz参考时钟信号给第三时钟芯片300，第三时钟芯片300通过内置的电路及算法对输入的25MHz参考时钟信号进行分频处理生成100MHz的时钟信号，并将100MHz的时钟信号输出给CPU002进行初始化配置。此时第一时钟芯片100开始工作，采集设备中的压控温补振荡器003生成25MHz的参考源时钟信号，并经由采集设备中所包括的时钟缓存器004传递给第一时钟芯片100，第一时钟芯片100通过内置的参考信号输入管脚接收25MHz的参考源时钟信号，CPU002通过I2C总线向第一时钟芯片100写入寄存器，用以实现CPU(即中央处理器)002控制第一时钟芯片时钟100信号的输入输出。第一时钟芯片100通过内置的锁相环模块及内部算法，对接收25MHz的参考源时钟信号进行分频处理生成设定频率的时钟信号，第一时钟芯片100通过信号接口OUT0、OUT2向CPU002提供串行器/解串器(SERializer/DESerializer，SerDes)信号需要的161.1328125MHz时钟信号、通过信号接口OUT3向CPU002中内部双倍速率同步动态随机存储器(Double Data Rate，DDR)提供需要的100MHz时钟信号、通过信号接口OUT4向CPU002中的吉比特介质独立接口(Reduced Gigabit Media Independent Interface，RGMII)提供需要的125MHz时钟信号，其中，通过信号接口OUT1提供基带处理芯片001中SerDes需要的161.1328125MHz时钟信号，CPU002完成初始化配置。

第一时钟芯片100通过信号接口OUT6输出30.72MHz时钟信号作为第二时钟芯片的参考时钟源信号。第二时钟芯片200开始工作，第二时钟芯片200通过内置的锁相环模块及内部算法对接收到的30.72MHz参考时钟源信号进行分频处理生成设定频率的时钟信号，第二时钟芯片200通过信号接口OUT2、OUT3分別向基带处理芯片提供245.76MHz的主时钟信号及1.92MHz参考时钟信号，通过信号接口OUT0、OUT1向第一射频收发器005分别提供1.92MHz的参考时钟信号和122.88MHz主时钟信号；通过信号接口OUT6、OUT8向第二射频收发器006分别提供1.92MHz的参考时钟信号、122.88MHz主时钟信号。第二时钟芯片200的OUT10、OUT11的245.76MHz能保证2个SerDes转换器所需的时钟。

另外，全球导航卫星系统(Global Navigation Satellite System，GNSS)007的秒脉冲信号一端给第一时钟芯片100的同步输入端，信号接口OUT5为秒脉冲输出接口。全球导航卫星系统007的另一端将秒脉冲信号输出给基带处理芯片001的输入端。信号接口OUT5能与全球导航卫星系统007的秒脉冲信号保持精准的同步相位，信号接口OUT5向基带处理芯片001输出秒脉冲信号也能准确保证全球导航卫星系统向秒脉冲信号精准同步，这样也就能保住整个系统时钟与全球导航卫星系统信号同步。

本实用新型实施例公开了一种系统时钟装置及5G全频段射频信号的采集设备，其中系统时钟装置包括：第一时钟芯片和第二时钟芯片；所述第一时钟芯片以及第二时钟芯片，分别通过内置的信号接口与所述采集设备中的基带处理芯片连接；所述第一时钟芯片以及第二时钟芯片分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给所述基带处理芯片；所述基带处理芯片，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行，实现提高时钟信号输入输出同步的准确性和时钟消抖功能，且简化电路节约成本。

实施例二

图4是本实用新型实施例二提供的一种5G全频段射频信号的采集设备的结构示意图。该采集设备集成了前述的系统时钟装置008，包括：与所述系统时钟装置008连接的中央处理器CPU002；在所述采集设备上电启动后，所述系统时钟装置008向所述CPU002提供初始化所需的时钟信号，以使所述CPU002完成初始化配置；所述CPU002完成初始化配置后，通过所述系统时钟装置008，控制所述采集设备中相应功能逻辑按照设定频率的时钟信号进行启动并运行。

继续参考图4，可选地，该采集设备还包括：压控温补振荡器003和时钟缓存器004；所述压控温补振荡器003，用于在所述采集设备上电后生成参考源时钟信号，并通过所述时钟缓存器输出至所述系统时钟装置008，作为系统时钟装置008中第一时钟芯片100的参考时钟信号；同时输出至所述基带处理芯片001，作为所述基带处理芯片001的参考时钟信号。

其中，压控温补振荡器003具有高精度、低噪声及较好的宽温特性。示例性的，这里选择压控温补振荡器003输出25MHz时钟信号，通过时钟缓存器004将时钟分配成两路25MHz时钟信号输出至系统时钟装置008，其中一路输出给系统时钟装置008，作为系统时钟装置008的一个参考时钟信号，另一路输出至基带处理芯片001，作为基带处理芯片001的参考时钟信号。

继续参考图4，可选地，该采集设备还包括：数模转换器009；所述数模转换器009，与所述压控温补振荡器003连接，还与所述基带处理芯片001连接；所述基带处理芯片001，用于在各功能逻辑启动运行后，通过所述数模转换器009对所述压控温补振荡器003生成的参考源时钟信号进行精度调整。

本实施例中，压控温补振荡器003、时钟缓存器004、基带处理芯片001和数模转换器009共同构成一个电路回路，该电路回路用于对压控温补振荡器003生成的参考源时钟信号进行精度调整。当基带处理芯片001接收到的参考源时钟信号发生偏差时，基带处理芯片001对输入的参考源时钟信号进行运算，输出数字信号，数字信号通过数模转换器009转换成电压信号，并输出至压控温补振荡器003，压控温补振荡器003根据接收到的电压信号调整自身供电电压，从而保证压控温补振荡器003输出准确的参考源时钟信号，提高精度。

继续参考图4，可选地，该设备还包括：两个射频收发器005和006，所述两个射频收发器005和006中的参考时钟信号以及主时钟信号均由所述系统时钟装置008提供，分别用于根据所接收时钟信号启动相应功能逻辑并运行后，通过设定的数据传输接口，与所述基带处理芯片001进行通信。

其中，数据传输接口可以是新型的基于高速SERDES的可以模数转化/数模转换的数据传输接口，如，JESD204BSEDES接口，可以清楚的是，JESD204BSEDES接口可以输出单次、N次或连续信号，并与第一锁相环模块和第二锁相环模块输出同步，以便对齐多个器件的时间，达到输出与输入信号的同步。这里需要四路数据传输接口实现射频收发器005和006能通过数据传输接口与基带处理芯片001保持高速通信。

本实施例中，全球导航卫星系统007的秒脉冲信号一端给系统时钟装置008的输入端，另一端将秒脉冲信号输出给基带处理芯片001的输入端。

本实用新型实施例二公开了一种5G全频段射频信号的采集设备。该采集设备集成了实施例一的系统时钟装置，包括：与所述系统时钟装置连接的中央处理器CPU；在所述采集设备上电启动后，所述系统时钟装置向所述CPU提供初始化所需的时钟信号，以使所述CPU完成初始化配置；所述CPU完成初始化配置后，通过所述系统时钟装置，控制所述采集设备中相应功能逻辑按照设定频率的时钟信号进行启动并运行，实现5G全频段射频信号的采集设备在采集信号时有一个稳定、高效的系统时钟装置，从而提高信号采集精度。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (17)

1.一种系统时钟装置，其特征在于，集成在信号采集设备中，包括：第一时钟芯片和第二时钟芯片；

所述第一时钟芯片以及第二时钟芯片，分别通过内置的信号接口与所述采集设备中的基带处理芯片连接；

所述第一时钟芯片以及第二时钟芯片分别用于将对所输入参考时钟信号进行分频处理后所生成设定频率下的时钟信号输出给所述基带处理芯片；

所述基带处理芯片，用于通过接收到的各设定频率下的时钟信号，启动相应功能逻辑并运行。

2.根据权利要求1所述的装置，其特征在于，所述第一时钟芯片在所述采集设备上电启动后对所输入的参考时钟信号进行分频处理；

所述第二时钟芯片在中央处理器CPU完成初始化配置后，对所输入的参考时钟信号进行分频处理；

其中，所述CPU集成于所述采集设备，并在所述采集设备上电启动后进行初始化配置。

3.根据权利要求2所述的装置，其特征在于，

所述第一时钟芯片，还用于将对所输入参考时钟信号进行分频处理后生成CPU初始化所需第一设定频率的时钟信号，通过与所述CPU连接的各信号接口分别输出至所述CPU。

4.根据权利要求2所述的装置，其特征在于，所述装置还包括：第三时钟芯片；

所述第三时钟芯片，用于在所述采集设备上电启动后，对所输入参考时钟信号进行分频处理，获得CPU初始化所需第二设定频率的时钟信号，并通过与所述CPU连接的各第一信号接口分别输出至所述CPU。

5.根据权利要求1所述的装置，其特征在于，

所述第一时钟芯片，通过内置的参考信号输入管脚接收第三设定频率的参考源时钟信号，并作为所输入参考时钟信号；

其中，所述第三设定频率的参考源时钟信号由所述采集设备中的压控温补振荡器生成，并经由所包括的时钟缓存器传递给所述第一时钟芯片。

6.根据权利要求1所述的装置，其特征在于，

所述第一时钟芯片，还用于将对所输入参考时钟信号进行分频处理后生成的第四设定频率的时钟信号作为时钟参考源信号，通过与第二时钟芯片连接的第二信号接口输出至所述第二时钟芯片；

所述第二时钟芯片，用于通过内置的参考信号输入管脚获得所述时钟参考源信号，作为所输入参考时钟信号。

7.根据权利要求1所述的装置，其特征在于，所述第一时钟芯片和第二时钟芯片，分别包括：第一锁相环模块；

所述第一时钟芯片和第二时钟芯片中的第一锁相环模块，分别用于对所输入参考时钟信号按照给定的至少一个设定频率进行时钟信号输出。

8.根据权利要求7所述的装置，其特征在于，

所述第一时钟芯片，包括与所述基带处理芯片连接的第三信号接口，用于通过所述第三信号接口将所述第一锁相环模块所输出第五设定频率的基带并行时钟信号输出至所述基带处理芯片。

9.根据权利要求7所述的装置，其特征在于，

所述第二时钟芯片，用于通过与所述基带处理芯片连接的第四信号接口，将所述第一锁相环模块所输出第六设定频率的主时钟信号输出至所述基带处理芯片；

通过与所述基带处理芯片连接的第五信号接口，将所述第一锁相环模块所输出第七设定频率的参考时钟信号输出至所述基带处理芯片。

10.根据权利要求7所述装置，其特征在于，

所述第二时钟芯片，用于分别将所述第一锁相环模块输出的两个第八设定频率的并行转换时钟信号，分别通过设定的两个第六信号接口，经所述基带处理芯片中的两个并行转换时钟管脚，传输至所述基带处理芯片。

11.根据权利要求1-10任一项所述的装置，其特征在于，

所述第二时钟芯片，用于将对所输入参考时钟信号进行分频处理后所生成第九设定频率的主时钟信号，通过两个第七信号接口分别输出至所述采集设备中的两个射频收发器；

还用于将对所输入参考时钟信号进行分频处理后所生成第十设定频率的参考时钟信号，通过两个第八信号接口分别输出至所述两个射频收发器。

12.根据权利要求1-10任一项所述的装置，其特征在于，所述第一时钟芯片和第二时钟芯片，分别包括：第二锁相环模块；

所述第一时钟芯片中的第二锁相环模块，用于对第一本地时钟信号与所输入参考时钟信号进行同步处理，所述第一本地时钟信号由外接第一压控晶体震荡器提供；

所述第二时钟芯片中的第二锁相环模块，用于对第二本地时钟信号与所输入参考时钟信号进行同步处理，所述第二本地时钟信号由外接第二压控晶体震荡器提供。

13.根据权利要求1-10任一项所述的装置，其特征在于，所述第一时钟芯片，还包括：输入信号管脚、第三锁相环模块以及第九信号接口；

所述第一时钟芯片，通过所述输入信号管脚获得全球导航卫星系统输入的秒脉冲信号；所述秒脉冲信号通过所述第三锁相环模块的同步处理，经所述第九信号接口输出至所述基带处理芯片。

14.一种5G全频段射频信号的采集设备，其特征在于，集成了权利要求1-13任一项所述的系统时钟装置，包括：与所述系统时钟装置连接的中央处理器CPU；

在所述采集设备上电启动后，所述系统时钟装置向所述CPU提供初始化所需的时钟信号，以使所述CPU完成初始化配置；

所述CPU完成初始化配置后，通过所述系统时钟装置，控制所述采集设备中相应功能逻辑按照设定频率的时钟信号进行启动并运行。

15.根据权利要求14所述的采集设备，其特征在于，还包括：压控温补振荡器和时钟缓存器；

所述压控温补振荡器，用于在所述采集设备上电后生成参考源时钟信号，并通过所述时钟缓存器输出至所述系统时钟装置，作为系统时钟装置中第一时钟芯片的参考时钟信号；同时输出至所述基带处理芯片，作为所述基带处理芯片的参考时钟信号。

16.根据权利要求15所述的采集设备，其特征在于，还包括：数模转换器；

所述数模转换器，与所述压控温补振荡器连接，还与所述基带处理芯片连接；

所述基带处理芯片，用于在各功能逻辑启动运行后，通过所述数模转换器对所述压控温补振荡器生成的参考源时钟信号进行精度调整。

17.根据权利要求14所述的采集设备，其特征在于，还包括：两个射频收发器，

所述两个射频收发器中的参考时钟信号以及主时钟信号均由所述系统时钟装置中的第二时钟芯片提供，分别用于根据所接收时钟信号启动相应功能逻辑并运行后，通过设定的数据传输接口，与所述基带处理芯片进行通信。

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