CN115080476A - 芯片、时钟信号处理方法和电子设备 - Google Patents

Abstract

本发明实施例提供了一种芯片、时钟信号处理方法和电子设备，涉及电子技术领域。该芯片中包括接口模块、数字逻辑模块、第一分频器和第二分频器，第一分频器对初始时钟信号进行分频，向数字逻辑模块输出第一时钟信号；数字逻辑模块用于在第一时钟信号的驱动下逻辑运算，向接口模块输出并行数据；第二分频器对初始时钟信号进行分频，向接口模块输出第二时钟信号；接口模块在第二时钟信号的驱动下将并行数据转为串行数据后输出。通过分频器分频得到接口模块所需的第二时钟信号和数字逻辑模块所需的第一时钟信号，第一时钟信号和第二时钟信号可以具有不同的频率、相同的相位。由于分频器的结构简单，相比于倍频器，降低了芯片的设计难度。

Description

芯片、时钟信号处理方法和电子设备

技术领域

本发明涉及电子技术领域，特别是涉及一种芯片、时钟信号处理方法和电子设备。

背景技术

芯片中通常包括数字逻辑模块和对应的接口模块，数字逻辑模块进行逻辑运算得到并行数据，接口模块用于将并行数据转为串行数据后输出。数字逻辑模块和接口模块均需要时钟信号驱动，接口模块所需的时钟信号的频率通常高于数字逻辑模块所需的时钟信号的频率，并且接口模块所需的时钟信号与数字逻辑模块所需的时钟信号需要具有相同的相位。

在先技术中，通常在芯片中设置倍频器，通过倍频器对较低频率的初始时钟信号进行放大，得到并向接口模块提供较高频率的时钟信号，较低频率的初始时钟信号供数字逻辑模块使用。由于倍频器的结构比较复杂，导致芯片的设计难度较大。

发明内容

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种芯片、时钟信号处理方法和电子设备。

本发明实施例第一方面公开了一种芯片，包括：至少一个接口模块、连接于所述接口模块的至少一个数字逻辑模块，以及连接于所述数字逻辑模块的第一分频器和连接于所述接口模块的第二分频器；

所述第一分频器用于接收初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述数字逻辑模块输出分频得到的第一时钟信号；

所述数字逻辑模块用于在所述第一时钟信号的驱动下进行逻辑运算，向连接的所述接口模块输出运算得到的并行数据；

所述第二分频器用于接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述接口模块输出分频得到的第二时钟信号；

所述接口模块用于在所述第二时钟信号的驱动下将所述并行数据转为串行数据后输出。

本发明实施例第二方面公开了一种时钟信号处理方法，应用于如上所述的芯片，包括：

所述第一分频器接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述数字逻辑模块输出分频得到的所述第一时钟信号；

所述数字逻辑模块在所述第一时钟信号的驱动下进行逻辑运算，向连接的所述接口模块输出运算得到的并行数据；

所述第二分频器接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述接口模块输出分频得到的所述第二时钟信号；

所述接口模块在所述第二时钟信号的驱动下，将所述并行数据转为串行数据后输出。

本发明实施例第三方面公开了一种电子设备，包括第一方面所述的芯片。

在本发明实施例中，芯片中包括至少一个接口模块、连接于接口模块的至少一个数字逻辑模块，以及连接于数字逻辑模块的第一分频器和连接于接口模块的第二分频器。第一分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的数字逻辑模块输出分频得到的第一时钟信号；数字逻辑模块用于在第一时钟信号的驱动下进行逻辑运算，向连接的接口模块输出运算得到的并行数据；第二分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的接口模块输出分频得到的第二时钟信号；接口模块用于在第二时钟信号的驱动下将并行数据转为串行数据后输出。通过分频器分频得到接口模块所需的第二时钟信号和数字逻辑模块所需的第一时钟信号，第一时钟信号和第二时钟信号可以具有不同的频率、相同的相位。由于分频器的结构简单，相比于倍频器，降低了芯片的设计难度。

附图说明

图1示出了在先技术中的一种芯片的结构示意图；

图2示出了本发明实施例中的一种芯片的结构示意图；

图3示出了本发明实施例中的另一种芯片的结构示意图；

图4示出了本发明实施例中的又一种芯片的结构示意图；

图5示出了本发明实施例中的一种时钟信号处理方法的步骤流程图；

图6示出了本发明实施例中的一种电子设备的结构框图。

具体实施方式

参照图1，图1示出了在先技术中的一种芯片的结构示意图，芯片中包括时钟生成模块、数字逻辑模块、倍频器和接口模块。时钟生成模块的时钟输出端分别连接倍频器的时钟输入端和数字逻辑模块的时钟输入端，数字逻辑模块的数据输出端连接接口模块的数据输入端，倍频器的时钟输出端连接接口模块的时钟输入端。时钟生成模块用于接收参考时钟信号CLK0，并基于参考时钟信号CLK0生成第一时钟信号CLK1，第一时钟信号CLK1的频率与数字逻辑模块所需的时钟信号的频率匹配，即第一时钟信号与数字逻辑模块匹配。倍频器在接收到第一时钟信号CLK1之后，对第一时钟信号CLK1的频率进行放大，生成第二时钟信号CLK2，第二时钟信号CLK2的频率与接口模块所需的时钟信号的频率匹配，即第二时钟信号与接口模块匹配。数字逻辑模块接收第一时钟信号CLK1，并在第一时钟信号CLK1的驱动下进行逻辑运算，运行得到并行数据，将并行数据输出给接口模块。接口模块需要将数字逻辑模块输出的并行数据转为串行数据后输出，因此接口模块所需的第二时钟信号CLK2的频率高于数字逻辑模块所需的第一时钟信号CLK1的频率，并且第二时钟信号CLK2的相位需与第一时钟信号CLK1的相位相同。由于倍频器的结构比较复杂，需要特殊的电源设计，导致芯片的设计难度较大。同时，倍频器输出的时钟信号的质量较差，而接口模块对时钟信号的质量要求较高，当倍频器输出的时钟信号质量较差时，无法满足接口模块的需求。

本发明实施例的核心构思之一在于：在芯片中设置对应数字逻辑模块的第一分频器和对应接口模块的第二分频器，第一分频器可以对初始时钟信号进行分频，得到与数字逻辑模块匹配的第一时钟信号，第二分频器可以初始时钟信号进行分频，得到与接口模块匹配的第二时钟信号。第二时钟信号的频率高于第一时钟信号的频率，并且由于第一分频器和第二分频器基于相同的初始时钟信号分频得到，因此第一时钟信号和第二时钟信号的相位相同，可以避免在芯片中设置倍频器，从而使用结构简单的分频器，降低芯片的设计难度。

参照图2，图2示出了本发明实施例中的一种芯片的结构示意图，芯片中包括：至少一个接口模块、连接于接口模块的至少一个数字逻辑模块，以及连接于数字逻辑模块的第一分频器和连接于接口模块的第二分频器。

其中，第一分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的数字逻辑模块输出分频得到的第一时钟信号；数字逻辑模块用于在第一时钟信号的驱动下进行逻辑运算，向连接的接口模块输出运算得到的并行数据；第二分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的接口模块输出分频得到的第二时钟信号；接口模块用于在第二时钟信号的驱动下将并行数据转为串行数据后输出。

在一种实施例中，芯片具有时钟输入端口，初始时钟信号可以由外部电路通过芯片的时钟输入端口输入芯片，外部电路例如晶振电路或其他可以产生时钟信号的电路。初始时钟信号为较高频率的时钟信号，初始时钟信号的频率大于或等于接口模块所需的第二时钟信号的频率，并高于数字逻辑模块所需的第一时钟信号的频率。

第一分频器和第二分频器具有不同的分频参数，可以对初始时钟信号进行不同的分频，得到频率不同、但相位相同的第一时钟信号和第二时钟信号。如图2所示，芯片中包括接口模块，以及与接口模块对应的数字逻辑模块1、数字逻辑模块2和数字逻辑模块3，数字逻辑模块1、数字逻辑模块2和数字逻辑模块3的数据输出端与接口模块的数据输入端连接。其中，由于数字逻辑模块与接口模块之间传输的是并行数据，因此数字逻辑模块与接口模块之间可以通过并行总线连接，并行总线例如标准数据总线(Standard Data Bus，STD)和工业标准体系结构(Industry Standard Architecture，ISA)总线。芯片中还包括数字逻辑模块1对应的第一分频器1，数字逻辑模块2对应的第一分频器2，数字逻辑模块3对应的第一分频器3。第一分频器1的时钟输出端与数字逻辑模块1的时钟输入端连接，第一分频器2的时钟输出端与数字逻辑模块2的时钟输入端连接，第一分频器3的时钟输出端与数字逻辑模块3的时钟输入端连接。芯片中还包括与接口模块对应的第二分频器，第二分频器的时钟输出端与接口模块的时钟输入端连接。

当初始时钟信号CLK0由外部电路通过芯片的时钟输入端口输入时，每个第一分频器的时钟输入端分别连接芯片的时钟输入端口，第二分频器的时钟输入端连接芯片的时钟输入端口。如图2所示，芯片的时钟输入端口接收到初始时钟信号CLK0时，初始时钟信号CLK0分别输入第二分频器和每个第一分频器，第一分频器和第二分频器可以对初始时钟信号CLK0进行不同的分频，得到频率不同的第一时钟信号和第二时钟信号。例如，若数字逻辑模块1所需的第一时钟信号的频率为1千赫兹(kHz)，接口模块所需的时钟信号的频率为2kHz，初始时钟信号的频率可以为4kHz。第一分频器1可以对初始时钟信号进行4分频，第二分频器可以对初始时钟信号进行2分频。当4kHz的初始时钟信号CLK0输入第一分频器1时，第一分频器1可以对初始时钟信号CLK0进行4分频，得到1kHz的第一时钟信号CLK1；当4kHz的初始时钟信号CLK0输入第二分频器时，第二分频器可以对初始时钟信号CLK0进行2分频，得到2kHz的第二时钟信号CLK2。其中，第一分频器1、第一分频器2和第一分频器3的分频参数可以相同，使第一分频器1、第一分频器2和第一分频器3可以输出相同频率的第一时钟信号；或者，第一分频器1、第一分频器2和第一分频器3的分频参数可以不同，使第一分频器1、第一分频器2和第一分频器3可以分别输出不同频率的第一时钟信号；第一分频器1、第一分频器2和第一分频器3输出的第一时钟信号的频率均低于第二分频器输出的第二时钟信号的频率。由于第一时钟信号和第二时钟信号由同一个初始时钟信号分频得到，因此第一时钟信号和第二时钟信号具有相同的相位，可以满足第一时钟信号与第二时钟信号之间相位相同的需求。

本实施例中，数字逻辑模块可以由与门、或门、与非门、寄存器、触发器和锁存器等电子元器件组成，数字逻辑模块可以在第一时钟信号的驱动下进行逻辑运算，生成并行数据。接口模块例如为(Physical Layer，PHY)物理层模块，包括PHY芯片和相关的外围电路，接口模块可以将数字逻辑模块输出的并行数据转为串行数据后输出，也可以接收其它模块向接口模块输入的串行数据，将串行数据转为并行数据后输出给数字逻辑模块。第一分频器和第二分频器可以为计数分频器。数字逻辑模块的具体组成，第一分频器、第二分频器和接口模块的具体类型可以根据需求设置，本实施例对此不做限制。

实际应用中，芯片中可以包括一个或多个接口模块，每个接口模块可以连接一个或多个数字逻辑模块。芯片中还可以包括未与接口模块连接的其它数字逻辑模块，各个数字逻辑模块之间可以相互连接，以传递逻辑运行过程中产生的数据。接口模块不仅可以接收与之连接的数字逻辑模块输出的并行数据，将并行数据转为串行数据后输出，而且可以接收其它电路模块向接口模块输入的串行数据，将串行数据转为并行数据后输入芯片。

可选地，芯片中还可以包括时钟生成模块；时钟生成模块分别与第一分频器和第二分频器连接，用于接收输入芯片的参考时钟信号，并基于参考时钟信号生成初始时钟信号，向第一分频器和第二分频器输出初始时钟信号。

在一种实施例中，芯片中还可以设置时钟生成模块，通过时钟生成模块可以生成初始时钟信号。如图3所示，图3示出了本发明实施例中的另一种芯片的结构示意图，时钟生成模块例如锁相环(Phase Locked Loop，PLL)，时钟生成模块的时钟输出端分别连接每个第一分频器的时钟输入端，时钟生成模块的时钟输出端与第二分频器的时钟输入端连接。同时，时钟生成模块的时钟输入端构成芯片的时钟输入端，可以接收外部电路输入的参考时钟信号CLK，时钟生成模块可以基于参考时钟信号CLK，生成初始时钟信号CLK0，然后将初始时钟信号CLK0输出给连接的每个第一分频器的时钟输入端，以及连接的第二分频器的时钟输入端。每个第一分频器对接收到的初始时钟信号进行分频，得到与所连接的数字逻辑模块匹配的第一时钟信号，第二分频器对接收到的时钟信号进行分频，得到与所连接的接口模块匹配的第二时钟信号。时钟生成模块的具体类型可以包括但不限于上述举例。

在本发明实施例中，当芯片中包括时钟生成模块时，时钟生成模块可以生成与芯片所需的初始时钟信号，便于为第一分频器和第二分频器提供合适的初始时钟信号。

可选地，第一分频器与连接的数字逻辑模块设置在芯片的同一个区域；第二分频器与连接的接口模块设置在芯片的同一个区域。

在一种实施例中，第一分频器可以与所连接的数字逻辑模块设置在芯片中的同一个区域。示例性地，图3中的第一分频器2可以与所连接的数字逻辑模块2设置在芯片中的相邻位置，第一分频器2可以使用数字逻辑模块2的电源，不需要为第一分频器2设置单独的电源。并且，由于第一分频器2的结构简单，可以并入第一分频器2所在的区域。同理，第二分频器也可以与所连接的接口模块设置在芯片中的同一个区域。由于第一分频器和第二分频器均不需要设置独立的电源，可以简化整个芯片的设计。

可选地，当芯片中包括时钟生成模块时，时钟生成模块可以独立于第一分频器和第二分频器，设置在与第一分频器和第二分频器相距较远的位置，以简化整个电路的设计。进一步的，当接口模块连接有多个数字逻辑模块时，多个数字逻辑模块对应的第一时钟信号均通过第一分频器从时钟生成模块的时钟输出端开始，经过第一分频器输入数字逻辑模块，多个第一时钟信号的时序路径接近，因此可以有效降低多个数字逻辑模块之间进行数据交互时的时序裕量。

可选地，该芯片还可以包括同步模块，同步模块与第二分频器和第一分频器连接，用于在接收到芯片的启动信号的情况下，向第一分频器和第二分频器输出同步信号，以使第一分频器和第二分频器同步启动。

在一种实施例中，针对芯片中的每个接口模块，可以设置一个对应的同步模块，通过同步模块可以控制接口模块对应的第一分频器和第二分频器同步启动。如图3所示，同步模块与每个第一分频器连接，并与第二分频器连接。同步模块用于控制多个第一分频器和第二分频器同步启动，以使多个第一分频器和第二分频器在接收到同一个初始时钟信号时同步启动，并对同一个初始时钟信号进行分频，得到同相位的时钟信号。图3中符号Start表示芯片的启动信号，在芯片启动之后，可以由芯片中的电路模块生成启动信号Start，同步模块在接收到启动信号Start之后，可以向所连接的第一分频器和第二分频器输出同步信号，第一分频器和第二分频器在接收到同步信号之后，启动对初始时钟信号的分频，以得到同相位的第一时钟信号和第二时钟信号。

其中，同步模块还可以与时钟生成模块连接，时钟生成模块在输出初始时钟信号的同时，可以向同步模块输出触发信号，同步模块可以在接收到启动信号和触发信号之后，向所连接的第一分频器和第二分频器输出同步信号。

在本发明实施例中，芯片中可以设置同步模块，同步模块可以控制接口模块对应的多个第一分频器和第二分频器同步启动，以使第一分频器和第二分频器可以同步启动，得到同相位的时钟信号。

需要说明的是，在芯片中未设置同步模块的情况下，每个接口模块对应的第一分频器和第二分频器可以在芯片启动之后同步启动，也可以在所连接的时钟生成模块启动之后同步启动，或者通过其它方式控制第一分频器和第二分频器同步启动，具体控制第一分频器和第二分频器同步启动的方式可以包括但不限于上述举例。

可选地，该芯片中还可以包括：第一鉴相器和第一相位调节模块；第一相位调节模块的时钟输入端连接第一分频器，第一相位调节模块的时钟输出端连接数字逻辑模块，用于接收第一分频器输出的第一时钟信号，并向数字逻辑模块发送第一时钟信号；第一鉴相器与第一相位调节模块连接，用于接收初始时钟信号和第一时钟信号，并向第一相位调节模块发送初始时钟信号和第一时钟信号之间的第一相位差；第一相位调节模块还用于在第一相位差不为0的情况下，调节第一时钟信号的相位与初始时钟信号的相位一致，并向数字逻辑模块发送调节后的第一时钟信号。

如图4所示，图4示出了本发明实施例中的又一种芯片的结构示意图，芯片中可以包括与第一分频器和数字逻辑模块对应的第一鉴相器和第一相位调节模块。以第一分频器1和数字逻辑模块1为例，第一分频器1与对应的数字逻辑模块1之间设置有第一相位调节模块1，第一相位调节模块1的时钟输入端与第一分频器1的时钟输出端连接，可以接收第一分频器1输出的第一时钟信号；第一相位调节模块1的时钟输出端与数字逻辑模块1的时钟输入端连接，可以向数字逻辑模块1发送第一分频器1输出的第一时钟信号。第一鉴相器1的第一时钟输入端与第一相位调节模块1的时钟输出端连接，可以接收第一相位调节模块1输出的第一时钟信号；第一鉴相器1的第二时钟输入端与时钟生成模块的时钟输出端连接，可以接收时钟生成模块输出的初始时钟信号。第一鉴相器1的信号输出端与第一相位调节模块1的信号输入端连接，第一鉴相器1可以比较初始时钟信号和第一时钟信号之间的相位，获取第一时钟信号和初始时钟信号之间的第一相位差，并向第一相位调节模块1发送第一相位差。第一相位调节模块1在接收到第一相位差之后，若第一相位差不为0，则可以确定初始时钟信号与第一时钟信号的相位不一致，可以根据第一相位差调节输入第一相位调节模块1的第一时钟信号的相位，使第一时钟信号的相位与初始时钟信号的相位保持一致，然后向数字逻辑模块1输出调节后的第一时钟信号，即输出与初始时钟信号相位一致的第一时钟信号。例如，若第一相位差为0.2毫秒，第一时钟信号的上升沿比初始时钟信号的上升沿快0.2毫秒，第一相位调节模块1可以对输入的第一时钟信号进行延时处理，使第一时钟信号的上升沿延迟0.2毫秒，以使第一时钟信号的相位与初始时钟信号的相位保持一致。若第一相位差为0.2毫秒，第一时钟信号的上升沿比初始时钟信号的上升沿慢0.2毫秒，一个时钟周期为1毫秒，第一相位调节模块1可以对输入的第一时钟信号进行延时处理，使第一时钟信号的上升沿延迟0.8毫秒，以使第一时钟信号的相位与初始时钟信号的相位保持一致。其中，当第一相位差不为0时，第一相位调节模块可以不对输入的第一时钟信号的相位进行调节。具体对第一时钟信号进行调节的方法可以根据需求设置，本实施例对此不做限制。

在本发明实施例中，在芯片中设置第一相位调节模块和第一鉴相器，第一鉴相器可以获取初始时钟信号与第一时钟信号之间的第一相位差，第一相位调节模块可以根据第一相位差调节第一时钟信号的相位与初始时钟信号的相位一致。在第二时钟信号的相位与初始时钟信号的相位一致时，可以保证第二时钟信号与第一时钟信号的相位一致。

可选地，该芯片中还可以包括第二鉴相器和第二相位调节模块；第二鉴相器和第二相位调节模块；第二相位调节模块的时钟输入端连接第二分频器，第二相位调节模块的时钟输出端连接接口模块，用于接收第二分频器输出的第二时钟信号，并向接口模块发送第二时钟信号；第二鉴相器与第二相位调节模块连接，用于接收初始时钟信号和第二时钟信号，并向第二相位调节模块发送初始时钟信号和第一时钟信号之间的第二相位差；第二相位调节模块还用于在第二相位差不为0的情况下，调节第二时钟信号的相位与初始时钟信号的相位一致，并向接口模块发送调节后的第二时钟信号。

在一种实施方式中，芯片中还可以设置与第二分频器和接口模块对应的第二鉴相器和第二相位调节模块，第二相位调节模块的时钟输入端连接第二分频器的时钟输出端，可以接收第二分频器输出的第二时钟信号；第二相位调节模块时钟输出端与接口模块的时钟输入端连接，可以向接口模块发送接收到第二时钟信号。第二鉴相器的第一时钟输入端与第二相位调节模块的时钟输出端连接，可以接收第二相位调节模块输出的第二时钟信号；第二鉴相器的第二时钟输入端与时钟生成模块的时钟输出端连接，可以接收时钟生成模块输出的初始时钟信号；第二鉴相器可以比较初始时钟信号和第二时钟信号之间的相位，获取初始时钟信号与第二时钟信号之间的第二相位差。第二鉴相器的信号输出端与第二相位调节模块的信号输入端连接，可以向第二相位调节模块输出第二相位差。第二相位调节模块可以根据第二相位差调节输入的第二时钟信号的相位，使第二时钟信号的相位与初始时钟信号的相位一致，然后向接口模块发送调节后的第二时钟信号，即向接口模块发送与初始时钟信号相位一致的第一时钟信号。对第二时钟信号的相位进行调节的过程可参考第一时钟信号，本实施例在此不做赘述。

在本发明实施例中，在芯片中设置第二相位调节模块和第二鉴相器，第二鉴相器可以获取初始时钟信号与第二时钟信号之间的第二相位差，第二相位调节模块可以根据第二相位差调节第二时钟信号的相位与初始时钟信号的相位一致。在第一时钟信号的相位与初始时钟信号的相位一致时，可以保证第二时钟信号与第一时钟信号的相位一致。

其中，当芯片中未设置时钟生成模块时，第一鉴相器的第二时钟输入端可以连接芯片的时钟输入端口，以获取初始时钟信号。第二鉴相器的第二时钟输入端可以连接芯片的时钟输入端口，以获取初始时钟信号。第一相位调节模块和第二相位调节模块可以通过延迟锁相环(Delay locked Loop，DLL)实现，也可以通过时钟延迟链实现，第一相位调节模块和第二相位调节模块的具体实现方式可以根据需求设置，本实施例对此不做限制。

可选地，第二分频器具体用于在初始时钟信号的频率与接口模块所需的频率匹配的情况下，对初始时钟信号进行一分频，并向接口模块输出第二时钟信号。

在一种实施例中，初始时钟信号与接口模块所需的第二时钟信号的频率可以是相同的，此时第二分频器用于对初始时钟信号进行一分频，以得到与初始时钟信号同频率的第二时钟信号。如图3所示，初始时钟信号CLK0与第二时钟信号CLK2可以使频率相同的时钟信号。此时，第二分频器与第一分频器等同，可以使第一时钟信号与第二时钟信号的时序路径接近，可以降低数字逻辑模块与接口模块之间进行数据交互时的时序裕量。

在本发明实施例中，芯片中包括至少一个接口模块、连接于接口模块的至少一个数字逻辑模块，以及连接于数字逻辑模块的第一分频器和连接于接口模块的第二分频器。第一分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的数字逻辑模块输出分频得到的第一时钟信号；数字逻辑模块用于在第一时钟信号的驱动下进行逻辑运算，向连接的接口模块输出运算得到的并行数据；第二分频器用于接收初始时钟信号，并对初始时钟信号进行分频，向连接的接口模块输出分频得到的第二时钟信号；接口模块用于在第二时钟信号的驱动下将并行数据转为串行数据后输出。通过分频器分频得到接口模块所需的第二时钟信号和数字逻辑模块所需的第一时钟信号，第一时钟信号和第二时钟信号可以具有不同的频率、相同的相位。由于分频器的结构简单，相比于倍频器，降低了芯片的设计难度。

同时，分频器可以与对应的接口模块或数字逻辑模块使用同一个电源，不需要为分频器单独设计电源，可以避免增加芯片的体积。进一步的，分频器输出的时钟信号的质量比倍频器输出的时钟信号的质量高，可以提高整个芯片的稳定性。进一步的，结合图2和图3所示，第一时钟信号和第二时钟信号的时钟树的长度一致，均从分频器(第一分频器和第二分频器)的时钟输入端，经过分频器之后送入接口模块和数字逻辑模块，可以降低电路设计时的时序裕量，降低芯片设计时的时序收敛难度。

参照图5，图5示出了本发明实施例中的一种时钟信号处理方法的步骤流程图，该方法应用于如上所述的芯片，可以包括：

步骤501、第一分频器接收初始时钟信号，并对初始时钟信号进行分频，向连接的数字逻辑模块输出分频得到的第一时钟信号。

步骤502、数字逻辑模块在第一时钟信号的驱动下进行逻辑运算，向连接的接口模块输出运算得到的并行数据。

步骤503、第二分频器接收初始时钟信号，并对初始时钟信号进行分频，向连接的接口模块输出分频得到的第二时钟信号。

步骤504、接口模块在第二时钟信号的驱动下，将并行数据转为串行数据后输出。

可选地，该方法还可以包括：同步模块在接收到芯片的启动信号的情况下，向第一分频器和第二分频器输出复位信号，以使第一分频器和第二分频器同步启动。

可选地，该芯片中还包括第一鉴相器和第一相位调节模块；第一相位调节模块的时钟输入端连接第一分频器，第一相位调节模块的时钟输出端连接数字逻辑模块；第一鉴相器与第一相位调节模块连接；该方法还包括：

第一相位调节模块接收第一分频器输出的第一时钟信号，并向数字逻辑模块发送第一时钟信号；

第一鉴相器接收初始时钟信号和第一时钟信号，并向第一相位调节模块发送初始时钟信号和第一时钟信号之间的第一相位差；

第一相位调节模块在第一相位差不为0的情况下，调节第一时钟信号的相位与初始时钟信号的相位一致，并向数字逻辑模块发送调节后的第一时钟信号。

可选地，该芯片中还包括第二鉴相器和第二相位调节模块；第二相位调节模块的时钟输入端连接第二分频器，第二相位调节模块的时钟输出端连接接口模块；第二鉴相器与第二相位调节模块连接；该方法还包括：

第二相位调节模块接收第二分频器输出的第二时钟信号，并向接口模块发送第二时钟信号；

第二鉴相器接收初始时钟信号和第二时钟信号，并向第二相位调节模块发送初始时钟信号和第一时钟信号之间的第二相位差；

第二相位调节模块在第二相位差不为0的情况下，调节第二时钟信号的相位与初始时钟信号的相位一致，并向接口模块发送调节后的第二时钟信号。

可选地，芯片中还包括与第一分频器和第二分频器连接的时钟生成模块；时钟生成模块接收输入芯片的参考时钟信号，并基于参考时钟信号生成初始时钟信号，向第一分频器和第二分频器输出初始时钟信号。

可选地，第二分频器具体用于在初始时钟信号的频率与接口模块所需的频率匹配的情况下，对初始时钟信号进行一分频，并向接口模块输出第二时钟信号。

对时钟信号处理方法的理解可以结合上述举例，本实施例在此不做赘述。

本实施例还提供一种电子设备，包括上所述的芯片。

参照图6，图6示出了本发明实施例中的一种电子设备的结构框图。例如，电子设备600可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等。该电子设备包括如上所述的芯片。

其中，电子设备600可以包括以下一个或多个组件：处理组件602，存储器604，电源组件606，多媒体组件608，音频组件610，输入/输出(I/O)的接口612，传感器组件614，以及通信组件616。

处理组件602通常控制电子设备600的整体操作，诸如与显示，电话呼叫，数据通信，相机操作和记录操作相关联的操作。处理组件602可以包括一个或多个处理器620来执行指令，以完成上述的方法的全部或部分步骤。此外，处理组件602可以包括一个或多个单元，便于处理组件602和其他组件之间的交互。例如，处理组件602可以包括多媒体单元，以方便多媒体组件608和处理组件602之间的交互。

存储器604被配置为存储各种类型的数据以支持在电子设备600的操作。这些数据的示例包括用于在电子设备600上操作的任何应用程序或方法的指令，联系人数据，电话簿数据，消息，图片，视频等。存储器604可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。

电源组件606为电子设备600的各种组件提供电力。电源组件606可以包括电源管理系统，一个或多个电源，及其他与为电子设备600生成、管理和分配电力相关联的组件。

多媒体组件608包括在所述电子设备600和用户之间的提供一个输出接口的屏幕。在一些实施例中，屏幕可以包括液晶显示器(LCD)和触摸面板(TP)。如果屏幕包括触摸面板，屏幕可以被实现为触摸屏，以接收来自用户的输入信号。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。所述触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与所述触摸或滑动操作相关的持续时间和压力。在一些实施例中，多媒体组件608包括一个前置摄像头和/或后置摄像头。当电子设备600处于操作模式，如拍摄模式或视频模式时，前置摄像头和/或后置摄像头可以接收外部的多媒体数据。每个前置摄像头和后置摄像头可以是一个固定的光学透镜系统或具有焦距和光学变焦能力。

音频组件610被配置为输出和/或输入音频信号。例如，音频组件610包括一个麦克风(MIC)，当电子设备600处于操作模式，如呼叫模式、记录模式和语音识别模式时，麦克风被配置为接收外部音频信号。所接收的音频信号可以被进一步存储在存储器604或经由通信组件616发送。在一些实施例中，音频组件610还包括一个扬声器，用于输出音频信号。

I/O接口612为处理组件602和外围接口单元之间提供接口，上述外围接口单元可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。

传感器组件614包括一个或多个传感器，用于为电子设备600提供各个方面的状态评估。例如，传感器组件614可以检测到电子设备600的打开/关闭状态，组件的相对定位，例如所述组件为电子设备600的显示器和小键盘，传感器组件614还可以检测电子设备600或电子设备600一个组件的位置改变，用户与电子设备600接触的存在或不存在，电子设备600方位或加速/减速和电子设备600的温度变化。传感器组件614可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件614还可以包括光传感器，如CMOS或CCD图像传感器，用于在成像应用中使用。在一些实施例中，该传感器组件614还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。

通信组件616被配置为便于电子设备600和其他设备之间有线或无线方式的通信。电子设备600可以接入基于通信标准的无线网络，如WiFi，2G或3G，或它们的组合。在一个示例性实施例中，通信组件616经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。在一个示例性实施例中，所述通信组件616还包括近场通信(NFC)单元，以促进短程通信。例如，在NFC单元可基于射频识别(RFID)技术，红外数据协会(IrDA)技术，超宽带(UWB)技术，蓝牙(BT)技术和其他技术来实现。

在示例性实施例中，电子设备600可以被一个或多个应用专用集成电路(ASIC)、数字信号处理电路(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、微处理器或其他电子元件实现。

本实施例中，电子设备还包括如上所述的芯片。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以预测方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种芯片、时钟信号处理方法和电子设备，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，本说明书内容不应理解为对本发明的限制。

Claims (14)

1.一种芯片，其特征在于，包括：至少一个接口模块、连接于所述接口模块的至少一个数字逻辑模块，以及连接于所述数字逻辑模块的第一分频器和连接于所述接口模块的第二分频器；

所述第一分频器用于接收初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述数字逻辑模块输出分频得到的第一时钟信号；

所述数字逻辑模块用于在所述第一时钟信号的驱动下进行逻辑运算，向连接的所述接口模块输出运算得到的并行数据；

所述第二分频器用于接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述接口模块输出分频得到的第二时钟信号；

所述接口模块用于在所述第二时钟信号的驱动下将所述并行数据转为串行数据后输出。

2.根据权利要求1所述的芯片，其特征在于，还包括同步模块，所述同步模块与所述第二分频器和所述第一分频器连接，用于在接收到所述芯片的启动信号的情况下，向所述第一分频器和所述第二分频器输出同步信号，以使所述第一分频器和所述第二分频器同步启动。

3.根据权利要求1所述的芯片，其特征在于，还包括：第一鉴相器和第一相位调节模块；

所述第一相位调节模块的时钟输入端连接所述第一分频器，所述第一相位调节模块的时钟输出端连接所述数字逻辑模块，用于接收所述第一分频器输出的所述第一时钟信号；

所述第一鉴相器与所述第一相位调节模块连接，用于接收所述初始时钟信号和所述第一时钟信号，并向所述第一相位调节模块发送所述初始时钟信号和所述第一时钟信号之间的第一相位差；

所述第一相位调节模块还用于在所述第一相位差不为0的情况下，调节所述第一时钟信号的相位与所述初始时钟信号的相位一致，并向所述数字逻辑模块发送调节后的第一时钟信号。

4.根据权利要求1所述的芯片，其特征在于，还包括：第二鉴相器和第二相位调节模块；

所述第二相位调节模块的时钟输入端连接所述第二分频器，所述第二相位调节模块的时钟输出端连接所述接口模块，用于接收所述第二分频器输出的所述第二时钟信号；

所述第二鉴相器与所述第二相位调节模块连接，用于接收所述初始时钟信号和所述第二时钟信号，并向所述第二相位调节模块发送所述初始时钟信号和所述第一时钟信号之间的第二相位差；

所述第二相位调节模块还用于在所述第二相位差不为0的情况下，调节所述第二时钟信号的相位与所述初始时钟信号的相位一致，并向所述接口模块发送调节后的第二时钟信号。

5.根据权利要求1所述的芯片，其特征在于，还包括时钟生成模块；

所述时钟生成模块分别与所述第一分频器和所述第二分频器连接，用于接收输入所述芯片的参考时钟信号，并基于所述参考时钟信号生成所述初始时钟信号，向所述第一分频器和所述第二分频器输出所述初始时钟信号。

6.根据权利要求1所述的芯片，其特征在于，

所述第二分频器具体用于在所述初始时钟信号的频率与所述接口模块匹配的情况下，对所述初始时钟信号进行一分频，并向所述接口模块输出所述第二时钟信号。

7.根据权利要求1-6任一项所述的芯片，其特征在于，

所述第一分频器与连接的所述数字逻辑模块设置在所述芯片的同一个区域；

所述第二分频器与连接的所述接口模块设置在所述芯片的同一个区域。

8.一种时钟信号处理方法，其特征在于，应用于如权利要求1所述的芯片，包括：

所述第一分频器接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述数字逻辑模块输出分频得到的所述第一时钟信号；

所述数字逻辑模块在所述第一时钟信号的驱动下进行逻辑运算，向连接的所述接口模块输出运算得到的并行数据；

所述第二分频器接收所述初始时钟信号，并对所述初始时钟信号进行分频，向连接的所述接口模块输出分频得到的所述第二时钟信号；

所述接口模块在所述第二时钟信号的驱动下，将所述并行数据转为串行数据后输出。

9.根据权利要求8所述的方法，其特征在于，所述芯片中还包括与所述第一分频器和所述第二分频器连接的同步模块；所述方法还包括：

所述同步模块在接收到所述芯片的启动信号的情况下，向所述第一分频器和所述第二分频器输出同步信号，以使所述第一分频器和所述第二分频器同步启动。

10.根据权利要求8所述的方法，其特征在于，所述芯片中还包括第一鉴相器和第一相位调节模块；所述第一相位调节模块的时钟输入端连接所述第一分频器，所述第一相位调节模块的时钟输出端连接所述数字逻辑模块；所述第一鉴相器与所述第一相位调节模块连接；所述方法还包括：

所述第一相位调节模块接收所述第一分频器输出的所述第一时钟信号；

所述第一鉴相器接收所述初始时钟信号和所述第一时钟信号，并向所述第一相位调节模块发送所述初始时钟信号和所述第一时钟信号之间的第一相位差；

所述第一相位调节模块在所述第一相位差不为0的情况下，调节所述第一时钟信号的相位与所述初始时钟信号的相位一致，并向所述数字逻辑模块发送调节后的第一时钟信号。

11.根据权利要求8所述的方法，其特征在于，所述芯片中还包括第二鉴相器和第二相位调节模块；所述第二相位调节模块的时钟输入端连接所述第二分频器，所述第二相位调节模块的时钟输出端连接所述接口模块；所述第二鉴相器与所述第二相位调节模块连接；所述方法还包括：

所述第二相位调节模块接收所述第二分频器输出的所述第二时钟信号；

所述第二鉴相器接收所述初始时钟信号和所述第二时钟信号，并向所述第二相位调节模块发送所述初始时钟信号和所述第一时钟信号之间的第二相位差；

所述第二相位调节模块在所述第二相位差不为0的情况下，调节所述第二时钟信号的相位与所述初始时钟信号的相位一致，并向所述接口模块发送调节后的第二时钟信号。

12.根据权利要求8所述的方法，其特征在于，所述芯片中还包括与所述第一分频器和所述第二分频器连接的时钟生成模块；

所述时钟生成模块接收输入所述芯片的参考时钟信号，并基于所述参考时钟信号生成所述初始时钟信号，向所述第一分频器和所述第二分频器输出所述初始时钟信号。

13.根据权利要求8-12任一项所述的方法，其特征在于，所述第二分频器具体用于在所述初始时钟信号的频率与所述接口模块匹配的情况下，对所述初始时钟信号进行一分频，并向所述接口模块输出所述第二时钟信号。

14.一种电子设备，其特征在于，包括权利要求1-7任一项所述的芯片。

Images