CN111245472B - 射频收发芯片、针对射频收发芯片的同步系统及方法 - Google Patents

Abstract

本发明涉及一种射频收发芯片、针对射频收发芯片的同步系统及方法，该射频收发芯片包括混频器、模数转换器、接收本振单元、发射本振单元、数模转换器和数字单元，接收链路为零中频架构，由混频器、模数转换器构成，接收本振单元为小数频综；发射链路为射频直采架构，由数模转换器构成，发射本振单元为整数频综；小数频综和整数频综的输入为参考时钟和同步信号。多芯片同步时，首先进行发射链路的整数频综同步，再进行接收链路的小数频综同步；小数频综同步包括小数分频模块的同步和多模分频模块的同步。本发明适用于大规模相控阵，无需外供高频的本振信号，有效降低了多芯片同步时钟网络的功耗。

Description

射频收发芯片、针对射频收发芯片的同步系统及方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种射频收发芯片、针对射频收发芯片的同步系统及方法。

背景技术

射频收发芯片作用是将射频信号经由放大、滤波和模数转换后交由基带进行后续的信号处理，决定了射频通信的通信质量。射频收发芯片的接收链路通常包括低噪放、下混频器、滤波器、模数转换器；发射链路通常包括数模转换器、滤波器、上混频器等多个单元。

近年来随着5G移动通信等相控阵通信需求的发展，要求射频收发芯片具备多芯片同步工作的能力。相控阵通信要求各通道的本振信号相位一致，否则会造成射频信号的波束合成信噪比下降，带来主瓣下降、旁瓣抬升等后果。传统的相控阵架构中，多通道的本振信号是通过高稳定的信号源（例如晶振）经由功分网络给出，需要严格对齐、匹配信号源到各通道的信号路径，使得信号源产生的本振信号到达各通道后相位仍能保持一致。

传统的相控阵架构主要缺点在于本振网络规模大、功耗高、精度低，特别是针对一些高频应用，由于传输媒介（如铜缆）本身的带宽限制，会使得本振网络的相位对齐十分困难。

发明内容

本发明的目的是针对上述至少一部分不足之处，提供一种适用于大规模相控阵的射频收发芯片，以及多芯片同步电路和同步方法，用低频的参考时钟来替代高速本振信号，简化本振网络。

为了实现上述目的，本发明提供了一种射频收发芯片，包括：

混频器、模数转换器、接收本振单元、发射本振单元、数模转换器和数字单元；

所述混频器通过所述模数转换器连接所述数字单元，构成接收链路，所述混频器的输入为射频信号与本振信号，用于将射频信号下混频到中频，便于所述模数转换器接收；

所述发射本振单元为整数频综架构，与所述模数转换器、所述数模转换器、所述数字单元连接，输入为参考时钟REFCLK和同步信号SYNC，输出采样时钟；

所述数模转换器连接所述数字单元，构成发射链路，所述数模转换器的输入为数字信号与采样时钟，用于生成射频信号并输出；

所述接收本振单元为小数频综架构，包括鉴频电路、环路滤波器、振荡器、采样器、小数分频模块和多模分频模块，所述鉴频电路的输入为外部输入的参考时钟REFCLK和所述小数分频模块的输出Fdiv，构成锁相环；

所述采样器与所述小数分频模块连接，用于输入外部输入的参考时钟REFCLK和同步信号SYNC，利用参考时钟REFCLK对同步信号SYNC采样并输入所述小数分频模块，对所述小数分频模块进行异步复位；所述小数分频模块的输出Fvco信号输入所述多模分频模块；

所述多模分频模块与所述混频器连接，用于输出本振信号，还与所述数字单元连接，用于在同步时将发射基带信号环回，所述数字单元对发射基带信号与接收基带信号进行相关估计，并将结果反馈至所述多模分频模块，以设置对应的相关系数，将所述多模分频模块的相位输出固定。

优选地，所述小数分频模块包括可编程分频器和Delta-Sigma调制器，所述Delta-Sigma调制器与所述采样器连接，所述采样器利用参考时钟REFCLK对同步信号SYNC采样后得到异步复位信号Sysref_in，并将异步复位信号Sysref_in输入所述Delta-Sigma调制器，异步复位所述Delta-Sigma调制器。

优选地，发射基带信号环回时，所述射频收发芯片的发射端通过双向开关的一路与所述混频器连接，发射基带信号输入所述混频器及所述数字单元，所述数字单元向所述多模分频模块输出相位校准脉冲，以设置对应的相关系数。

优选地，所述接收本振单元中，所述鉴频电路包括鉴频鉴相器和电荷泵。

优选地，所述混频器前级还设有低噪放，后级还设有滤波器。

优选地，所述数模转换器输出端还设有驱动放大器。

本发明还提供了一种针对射频收发芯片的同步系统，包括多个如上述任一项所述的射频收发芯片。

本发明还提供了一种针对射频收发芯片的同步方法，采用上述针对射频收发芯片的同步系统实现，包括如下步骤：

向各个射频收发芯片输入同相位的参考时钟REFCLK，锁定发射本振单元和接收本振单元；

向各个射频收发芯片输入同相位的同步信号SYNC，完成发射本振同步和数字同步；再复位小数分频模块，同步小数分频模块输出的Fvco信号；

在锁相环环路稳定，各个射频收发芯片的小数分频模块输出Fvco信号波形一致后，将数模转换器的输出环回到接收链路，计算发射基带信号与接收基带信号的相关性，调整接收本振的相位，实现接收本振同步。

本发明的上述技术方案具有如下优点：本发明提供了一种射频收发芯片、针对射频收发芯片的同步系统及方法，本发明采用零中频的接收链路及直接发射的发射链路，避免了模数转换器高频欠采样性能下降、发射零中频架构难以校准的缺陷；采用小数分频频综来构建多芯片同步的本振网络，无需外供高频的本振信号，只需要几十MHz的参考时钟和系统同步信号，有效降低了多芯片同步的时钟功耗，使得大规模数字相控阵规模扩展不受限于时钟信号；且小数频综频率步进低，精度高，适用范围广，方便构建多功能、宽频段的数字相控阵。

附图说明

图1 是本发明实施例中一种射频收发芯片的架构示意图；

图2是本发明实施例中一种射频收发芯片的（局部）电路示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例提供的一种射频收发芯片，包括混频器、模数转换器、接收本振单元、发射本振单元、数模转换器和数字单元，其中：

该射频收发芯片接收链路为零中频架构，由混频器、模数转换器构成，混频器（RXMIXER）通过模数转换器（ADC）连接数字单元，构成接收链路。混频器的输入为射频信号与本振信号，用于将射频信号下混频到中频，便于模数转换器接收。图1中，RX表示射频接收，TX表示射频发射。

发射本振单元为整数频综架构，与模数转换器（ADC）、数模转换器（DAC）、数字单元连接，输入为参考时钟REFCLK和同步信号SYNC，输出采样时钟。

发射链路为射频直采架构，由数模转换器构成，数模转换器（DAC）连接数字单元，构成发射链路。数模转换器输入为数字信号、采样时钟，用于直接生成射频信号并输出。

优选地，混频器前级可增加低噪放，后级可增加滤波器，以提升接收信道的信噪比。进一步地，数模转换器输出端可增加驱动放大器，以提升发射链路的驱动能力。

如图2所示，本发明实施例提供的一种射频收发芯片的接收本振单元采用小数频综架构，输入为参考时钟REFCLK和同步信号SYNC。接收本振单元包括鉴频电路、环路滤波器、振荡器、采样器（T）、小数分频模块和多模分频模块，其中鉴频电路、环路滤波器、振荡器、小数分频模块依次连接，鉴频电路的输入为外部输入的参考时钟REFCLK和小数分频模块的输出之一Fdiv，鉴频电路的输出接入环路滤波器，环路滤波器的输出接入振荡器，振荡器的输出接入小数分频模块，构成锁相环。小数分频频综频率步进小，适合用于收发机提供本振信号。优选地，鉴频电路包括鉴频鉴相器（PFD）和电荷泵（CP），鉴频鉴相器的输入为参考时钟REFCLK和小数分频模块的输出之一Fdiv，输出接入电荷泵。

采样器（T）与小数分频模块连接，接入小数分频模块的复位端口rst，用于输入外部输入的参考时钟REFCLK和同步信号SYNC，利用参考时钟REFCLK对同步信号SYNC采样并输入小数分频模块，对小数分频模块进行异步复位。小数频综的输出之一为Fvco信号，多芯片同步时，小数分频模块异步复位后不同芯片的Fvco信号同步。

多模分频模块输入为异步复位后的Fvco信号，输出为本振信号，与混频器、数字单元连接。多模分频模块包括各分频器和多路选择器（MUX），多模分频模块同步时，需要将发射基带信号环回，在数字部分对发射基带信号与接收基带信号进行相关估计并将结果反馈至多模分频模块，将多芯片设置为对应的、相同的相关系数，则可将对应的多模分频模块的相位输出固定。发射通道的基带信号通过数模转换器直接转换为输出信号。

进行多芯片同步时，在锁相环环路稳定，各个射频收发芯片的小数分频模块输出之一Fvco信号输出波形一致后，将数模转换器的输出环回到接收链路，计算发射基带信号与接收基带信号的相关性，调整接收本振的相位，实现多模分频模块校准同步，从而实现多模分频模块的同步，使接收本振同步。

优选地，如图1所示，小数分频模块包括可编程分频器和Delta-Sigma调制器（DSM）。小数分频频综由于自身架构的特点，输出的频率信号相位存在不确定性。小数分频频综锁相环环路上，DSM在每个Fdiv周期将分频比变为N+X，其中N为设置的整数值，X为DSM的输出，一般为[-3,4]，平均值为设置的小数值，也就是说，小数分频频综的分频比一直在改变。对于两个相同设置的小数分频频综A和B，如果从某时刻开始，A的分频比为35、36、34、33、33、36、…，B的分频比为34、33、33、36、…，则A和B显然是不同步的，需要将A和B的序列初始状态调整为一致，才能使A和B的Fvco信号处于相同相位。

为解决小数分频DSM导致的相位不确定，优选地， DSM与采样器连接，采样器利用参考时钟REFCLK对同步信号SYNC采样后得到异步复位信号Sysref_in，并将异步复位信号Sysref_in输入DSM，异步复位DSM。

需要说明的是，异步复位DSM时，涉及到REFCLK和Fdiv的相位差，需要严格定义同步信号SYNC和参考时钟REFCLK的边沿相位，和异步复位信号Sysref_in的脉冲宽度。

另外须注意两点：一是不能用Fdiv作为采样信号，因为不同芯片的Fdiv信号边沿存在相位差；二是DSM须在下一个分频周期前实现复位，但由于Fvco信号初始相位不一，异步复位后不同芯片的DSM输出波形仍然存在相差，须待环路稳定后，不同芯片的DSM输出波形才完全一致。

小数频综输出的Fvco信号通常会经过多模分频模块（包括多模分频器/2/4/8…）形成本振信号，供给通道进行混频。多模分频器是开环使用，初始状态随机，例如，将多模分频器设置为/4，则有四种分频状态。由于，分频路径存在多种可能性，分频路径的延时又决定了相位偏差，因此，本振信号的相位具有不确定性。

小数分频模块同步后，不同芯片的Fvco信号相位一致，然后进行多模分频模块的同步，使本振信号同步。由于本振信号与Fvco信号工作频率较高，很难通过计数器直接鉴相多模分频器的相位，而考虑到本发明针对射频收发芯片，射频收发芯片上存在接收链路，可在数字单元进行相位判断。将片上发射本振单元配置为整数分频，同步后将发射基带信号环回接至混频器、ADC等模块后进行相关估计，选择固定的相关系数对应的多模分频模块的相位输出档位，则可实现不同芯片的多模分频模块的同步。

优选地，如图2所示，射频收发芯片的接收端、发射端与混频器之间设有可调的双向开关，接收基带信号RX_data_in输入数字单元，发射基带信号TX_data_out输出自数字单元，发射基带信号环回时，射频收发芯片的发射端（也即数模转换器的输出）通过可调的双向开关的一路与混频器连接，发射基带信号TX_data_out输入数模转换器（DAC）、混频器（RXMIXER）及数字单元，数字单元进行相关估计，向多模分频模块输出相位校准脉冲Phase_cal_pulse，以设置对应的相关系数，实现多模分频模块的同步，使形成的本振信号同步。

本发明还提供一种针对射频收发芯片的同步系统，包括多个如上述任一实施方式所述的射频收发芯片。该同步系统多芯片同步时，首先进行发射链路的整数频综同步，再进行接收链路的小数频综同步；小数频综同步包括小数分频模块的同步和多模分频模块的同步。本发明利用射频收发芯片的片上小数频综、整数频综实现同步系统，构成相控阵，更为方便、易行，且片上的小数频综频率步进低，精度高，适用范围广。

本发明还提供了一种针对射频收发芯片的同步方法，采用上述任一实施方式所述的针对射频收发芯片的同步系统实现，具体包括如下步骤：

PLL模块锁定：向各个射频收发芯片输入同相位的参考时钟REFCLK，锁定发射本振单元和接收本振单元，即锁定各芯片的接收本振单元、发射本振单元中的小数分频频综、整数分频频综，由于采样时钟是整数分频，因此采样时钟同步；

小数分频模块复位校准：向各个射频收发芯片输入同相位的同步信号SYNC，完成发射同步和数字同步，并在下一个分频周期前复位小数分频模块，同步小数分频模块输出的Fvco信号，完成小数分频频综同步；

多模分频模块校准同步：在锁相环环路稳定，各个射频收发芯片的小数频综输出Fvco信号波形一致后，将数模转换器的输出，即发射基带信号，环回到接收链路，计算发射基带信号与接收基带信号的相关性，调整多模分频模块的输出相位，将各个射频收发芯片设置为相同的相关系数，对应的多模分频模块的相位输出固定，实现各个射频收发芯片的所述多模分频模块校准同步，从而实现多模分频模块校准同步。

采用本发明提供的针对射频收发芯片的同步方法时，首先复位小数分频模块，然后基于发射本振同步多模分频模块中的可编程分频器。同步多模分频模块时，数模转换器通过双向开关与混频器接通，以进行相关估计，实现多模分频模块的同步；完成同步后，双向开关转向，接收混频器通过双向开关与低噪放接通，构成多芯片同步的本振网络。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种射频收发芯片，其特征在于，包括：

混频器、模数转换器、接收本振单元、发射本振单元、数模转换器和数字单元；

所述混频器通过所述模数转换器连接所述数字单元，构成接收链路，所述混频器的输入为射频信号与本振信号，用于将射频信号下混频到中频，便于所述模数转换器接收；

所述发射本振单元为整数频综架构，与所述模数转换器、所述数模转换器、所述数字单元连接，输入为参考时钟REFCLK和同步信号SYNC，输出采样时钟；

所述数模转换器连接所述数字单元，构成发射链路，所述数模转换器的输入为数字信号与采样时钟，用于生成射频信号并输出；

所述接收本振单元为小数频综架构，包括鉴频电路、环路滤波器、振荡器、采样器、小数分频模块和多模分频模块，其中鉴频电路、环路滤波器、振荡器、小数分频模块依次连接，所述鉴频电路的输入为外部输入的参考时钟REFCLK和所述小数分频模块的输出Fdiv，鉴频电路的输出接入环路滤波器，环路滤波器的输出接入振荡器，振荡器的输出接入小数分频模块，构成锁相环；

所述采样器与所述小数分频模块连接，用于输入外部输入的参考时钟REFCLK和同步信号SYNC，利用参考时钟REFCLK对同步信号SYNC采样并输入所述小数分频模块，对所述小数分频模块进行异步复位；所述小数分频模块的输出Fvco信号输入所述多模分频模块；

所述多模分频模块与所述混频器连接，用于输出本振信号，还与所述数字单元连接，用于在同步时将发射基带信号环回，所述数字单元对发射基带信号与接收基带信号进行相关估计，并将结果反馈至所述多模分频模块，以设置对应的相关系数，将所述多模分频模块的相位输出固定。

2.根据权利要求1所述的射频收发芯片，其特征在于：所述小数分频模块包括可编程分频器和Delta-Sigma调制器，所述Delta-Sigma调制器与所述采样器连接，所述采样器利用参考时钟REFCLK对同步信号SYNC采样后得到异步复位信号Sysref_in，并将异步复位信号Sysref_in输入所述Delta-Sigma调制器，异步复位所述Delta-Sigma调制器。

3.根据权利要求1所述的射频收发芯片，其特征在于：发射基带信号环回时，所述射频收发芯片的发射端通过双向开关的一路与所述混频器连接，发射基带信号输入所述混频器及所述数字单元，所述数字单元向所述多模分频模块输出相位校准脉冲，以设置对应的相关系数。

4.根据权利要求1所述的射频收发芯片，其特征在于：所述接收本振单元中，所述鉴频电路包括鉴频鉴相器和电荷泵。

5.根据权利要求1所述的射频收发芯片，其特征在于：所述混频器前级还设有低噪放，后级还设有滤波器。

6.根据权利要求1所述的射频收发芯片，其特征在于：所述数模转换器输出端还设有驱动放大器。

7.一种针对射频收发芯片的同步系统，其特征在于：包括多个如权利要求1-6任一项所述的射频收发芯片。

8.一种针对射频收发芯片的同步方法，其特征在于，采用权利要求7所述的针对射频收发芯片的同步系统实现，包括如下步骤：

向各个射频收发芯片输入同相位的参考时钟REFCLK，锁定发射本振单元和接收本振单元；

向各个射频收发芯片输入同相位的同步信号SYNC，完成发射本振同步和数字同步；再复位小数分频模块，同步小数分频模块输出的Fvco信号；

在锁相环环路稳定，各个射频收发芯片的小数分频模块输出Fvco信号波形一致后，将数模转换器的输出环回到接收链路，计算发射基带信号与接收基带信号的相关性，调整接收本振的相位，实现接收本振同步。

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