CN102340308A - 一种小数分频频率合成器 - Google Patents

Abstract

本发明提供一种能有效抑制整数边缘杂散的一种小数分频频率合成器。将参考信号分频输出单元、VCO分频输出单元、Δ-∑调制器以及鉴相器均集成在一块集成电路上，可以有效的减小外部噪声的干扰。从参考时钟单元输入至集成电路的LVDS线和鉴相器输出集成电路的LVDS线呈90度的布局，以及从鉴相器输出集成电路的LVDS线和VCO输入至集成电路的LVDS线呈90度的布局，这样做能够最大限度地减小参考时钟的高次谐波跟VCO输出频率的交调机会，从而提高对整数边缘杂散的抑制程度。并且，采用低电压的LVDS线来传输参考时钟信号与VCO输出信号，传输的信号幅度小，即使两信号产生交调，其交调干扰的功率也很小，几乎可以忽略。

Description

一种小数分频频率合成器

技术领域

本发明涉及频率合成技术，特别涉及小数频率合成技术。

背景技术

在无线通信系统和电子测量测试系统中，都需要高速振荡的射频信号来实现调制解调。随着通信系统的愈加复杂和越来越多的无线电磁谱干扰，系统对信号源的指标提出了更高的要求。信号源的稳定度、相位噪声以及变频时间都会直接影响系统的性能。例如在雷达系统中，频率源相位噪声的恶化将会直接导致目标的分辨率下降。同时，雷达不间断的快速扫描又需要频率源能提供很高的切换速度。如何在通信系统中提供高质量的信号源，便成了频率合成领域研究的重点。

锁相环式频率合成器是当前频率合成应用最广泛的技术。在锁相式频率合成技术中，如果采用整数分频锁相环，则输出频率步进为参考频率值。如果需要比较小的频率步进，就必须减小参考频率。然而，这种做法是以牺牲带内相位噪声的指标为代价的。同样的，如果增大参考频率值，带内相位噪声会得到改善，但是却无法得到较小的频率步进。因此，小步进和低相噪在整数锁相式频率合成器设计中是相互制约的两个指标。

小数分频频率合成技术正是为了解决上述问题而被提出的，它采用不断变化的分频比来实现小数分频。这样，频率合成器的输出频率可以按输入参考频率的分数倍变化，即使采取比较大的参考频率，也可以实现比参考频率更小的步进。1993年，Δ-∑(Delta-sigma)调制技术运用到小数分频领域当中。随着大规模集成电路的发展，基于Δ-∑调制技术的小数分频器被广泛应用。

由于受到集成电路容量的限制，现有的商用小数分频芯片中Δ-∑调制器的位数无法做到很高，理论上位数越高，频率精度越高。在相同位数的情况下，如能更好地抑制频率合成器的输出杂散，减低噪声干扰，就能提高输出频谱纯度，从而提高频率精度。其中整数边缘杂散是小数分频频率合成器输出杂散中的一种。而整数边缘杂散产生的主要原因是参考时钟的高次谐波跟VCO(压控振荡器)输出频率的交调。

发明内容

本发明所要解决的技术问题是，提供一种能有效抑制整数边缘杂散的频率合成器。

本发明为解决上述技术问题所采用的技术方案是，一种小数分频频率合成器，包括参考时钟单元、模拟滤波器、VCO输出单元、控制接口单元、输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、VCO分频输出单元、分频比输出单元；控制接口单元与分频比输出单元相连，分频比输出单元与VCO分频输出单元相连，参考信号分频输出单元与鉴相器的一个输入端相连，VCO分频输出单元与鉴相器的另一个输入端相连；参考信号分频输出单元与一输入全局时钟缓冲单元相连，鉴相器与输出全局时钟缓冲单元相连，VCO分频输出单元与另一输入全局时钟缓冲单元相连，其特征在于，还包括参考时钟单元侧LVDS收发单元、模拟滤波器侧LVDS收发单元、VCO输出单元侧LVDS收发单元；所分频比输出单元、输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、VCO分频输出单元、鉴相器单元内置于在一块集成电路中；

所述输入全局时钟缓冲单元包括参考信号分频输出单元侧差分输入全局时钟缓冲单元、VCO分频输出单元侧差分输入全局时钟缓冲单元，所述输出全局时钟缓冲单元为鉴相器侧差分输出全局时钟缓冲单元；

参考时钟单元侧LVDS收发单元与参考信号分频输出单元侧差分输入全局时钟缓冲单元之间、模拟滤波器侧LVDS收发单元与鉴相器侧差分输出全局时钟缓冲单元之间、VCO输出单元侧LVDS收发单元与VCO分频输出单元侧差分输入全局时钟缓冲单元之间均采用两条低电压的LVDS线来传输信号，且参考时钟单元侧LVDS线与鉴相器侧LVDS线呈垂直布局，VCO输出单元侧LVDS线与鉴相器侧LVDS线呈垂直布局。

本发明将参考信号分频输出单元、VCO分频输出单元、Δ-∑调制器以及鉴相器均集成在一块集成电路上，可以有效的减小外部噪声的干扰。从参考时钟单元输入至集成电路的LVDS线和鉴相器输出集成电路的LVDS线呈90度的布局，以及从鉴相器输出集成电路的LVDS线和VCO输入至集成电路的LVDS线呈90度的布局，这样做能够最大限度地减小参考时钟的高次谐波跟VCO输出频率的交调机会，从而提高对整数边缘杂散的抑制程度。并且，采用低电压的LVDS线来传输参考时钟信号与VCO输出信号，传输的信号幅度小，即使两信号产生交调，其交调干扰的功率也很小，几乎可以忽略。

为了进一步的减少噪声，所述参考信号分频输出单元包括参考信号分频器、参考信号分频器侧全局时钟缓冲单元；所述VCO分频输出单元包括VCO分频器、VCO分频器侧全局时钟缓冲单元；所述分频比输出单元包括Δ-∑调制器、Δ-∑调制器侧全局时钟缓冲单元；所述参考信号分频器侧全局时钟缓冲单元、VCO分频器侧全局时钟缓冲单元、Δ-∑调制器侧全局时钟缓冲单元均为带有时钟控制使能端的全局时钟缓冲，当输入使能端为高电平时，该全局时钟缓冲单元才进行信号输出；

参考信号分频输出单元侧差分输入全局时钟缓冲单元的输出端分别与参考信号分频器侧全局时钟缓冲单元的输入端、参考信号分频器的输入端相连，参考信号分频器的输出端与参考信号分频器侧全局时钟缓冲单元的使能端相连；参考信号分频器侧全局时钟缓冲单元的输出端与鉴相器的输入端相连；

Δ-∑调制器的输出端与VCO分频器的分频比输入端相连，VCO分频器的输出端与Δ-∑调制器侧全局时钟缓冲单元的使能端相连，Δ-∑调制器侧全局时钟缓冲单元的输出端与Δ-∑调制器的控制时钟输入端相连，Δ-∑调制器侧全局时钟缓冲单元的输入端与VCO分频输出单元侧输入全局时钟缓冲单元的输出端相连；

VCO分频输出单元侧差分输入全局时钟缓冲单元的输出端分别与VCO分频器侧全局时钟缓冲单元的输入端、VCO分频器的输入端相连，VCO分频器的输出端与VCO分频器侧全局时钟缓冲单元的使能端相连；VCO分频器侧全局时钟缓冲单元的输出端与鉴相器的输入端相连。

通过带有时钟控制使能端的全局时钟缓冲的使用，使得鉴相器在大部分的时钟周期处于静止状态，仅在分频器有信号输出是才触发鉴相器，从而减少数字电路噪声。

本发明的有益效果是，能有效抑制小数分频频率合成器的输出杂散，减小噪声，改善小数分频频率合成器输出的频谱纯度。

附图说明

图1是本发明实施例提供的小数分频频率合成器结构框图。

图2是本发明实施例提供的Δ-∑调制器结构框图。

图3是本发明实施例的实测相位噪声示意图。

具体实施方式

如图1所示，一种小数分频频率合成器包括内置有LVDS收发单元的参考时钟单元10、模拟滤波器80、作为模拟滤波器侧LVDS收发单元的鉴相输出转换器32、包括了压控振荡器21与电阻功分器22的VCO输出单元、作为VCO输出单元侧LVDS收发单元的VCO高速比较器31、控制接口单元90以及一个内置有参考时钟单元侧的差分输入全局时钟缓冲单元(IBUFGDS)61、包括了参考信号分频器51以及带有时钟使能端的全局时钟缓冲单元(BUFGCE)62的参考信号分频输出单元、鉴相器70、鉴相器侧的差分输出全局时钟缓冲单元(OBUFGDS)66、包括了VCO分频器52以及VCO分频器侧BUFGCE63的VCO分频输出单元、VCO输出单元侧的IBUFGDS64、包括了Δ-∑调制器40以及Δ-∑调制器侧的BUFGCE65的一块FPGA(现场可编程门阵列)中。除了FPGA之外，还可有采用CPLD(复杂可编程逻辑器件)，ASIC(专用集成电路)等集成芯片或者微处理器。

内置有LVDS收发单元的参考时钟单元10与之间IBUFGDS61之间、VCO高速比较器31与IBUFGDS64之间、OBUFGDS66与鉴相输出转换器32之间均采用两条低电压的LVDS线来传输信号。参考时钟单元10输出的参考信号与VCO高速比较器31输出的VCO信号分别进入FPGA相对侧的I/O口，而鉴相器从FPGA的与输入信号的相邻侧输出。鉴相器单元70的输出的信号与参考信号以VCO信号的输出成90°，即，参考时钟单元10与之间IBUFGDS61之间的LVDS线与OBUFGDS66与鉴相输出转换器32之间的LVDS线呈垂直布局，VCO高速比较器31与IBUFGDS64之间的LVDS线与OBUFGDS66与鉴相输出转换器32之间的LVDS线呈垂直布局。

参考时钟单元10输出参考时钟信号，参考信号分频器对该信号进行分频后作为鉴相频率；本实施参考时钟单元10输出时钟频率为100MHz。经内部的LVDS收发单元处理后参考时钟单元10输出的参考时钟信号为LVDS形式，采用LVDS传输信号，不但可以满足信号的传输速率，而且较低的电压振幅和电流驱动带来的噪声更小，还可以抑制传输线上的共模电压干扰。如参考时钟单元不能直接输出LVDS信号，则通过在参考时钟单元的输出端连接一个LVDS收发单元来完成单路信号到LVDS信号的转换。

VCO输出信号单元包括一个压控振荡器(VCO)21和一个电阻功分器22。压控振荡器(21)输出目标频率，电阻功分器(22)将该目标频率信号等功率分成两路，一路作为最终合成器的输出，另一路作为待分频信号通过VCO高速比较器31反馈到FPGA进行数字处理。本实施的VCO21输出频率调谐范围为37.5-75MHz，调谐电压范围为1-16V。用于LVDS收发的VCO高速比较器31以及鉴相输出转换器32，主要实现差分信号和单端信号之间的转换。其中VCO高速比较器31将VCO模拟信号转换为两路LVDS数字信号。鉴相输出转换器32将鉴相器70输出的LVDS信号转换为单路信号。

Δ-∑调制单元40，根据控制接口单元输出的整数值N和小数值F，生成不断变化的整数分频比并输出至VCO分频器52。

如图2所示，本实施例的Δ-∑调制器40为四级32位四阶Δ-∑调制器，包括计算单元41、控制时钟单元42、延迟单元，计算单元41包括四个32位累加器411414、7个延迟器431-437；当累加器累加值超过232时，溢出值为1，否则为0。小数值F使用32位二进制数表示。具体实施方法为：设小数分频比为0.001，则F＝[0.001*232]＝4294967。其中，运算符[]表示取整运算。Δ-∑调制器的触发时钟来自于控制时钟42；控制时钟42来自于VCO分频器52输出的已分频信号，当VCO分频器52完成一次分频时，给予控制时钟一个脉冲，触发计算单元和延迟单元计算出新的分频比供下次分频使用。

参考信号分频器51对输入的参考时钟信号进行预置分频，分频比为固定的整数。在本实施例中，参考信号分频比为100，即鉴相频率为1MHz。VCO分频器52对输入的VCO信号进行变整数分频，分频比为不断变化的整数，在每一次分频结束之前，新的分频比由Δ-∑调制器计算单元41提供。

全局时钟缓冲单元61、62、63、64、65、66用于输入的时钟信号进行缓冲，

尽可能减小数字电路的延迟和抖动；其中，IBUFGDS61为参考信号的输入缓冲，BUFGCE62为参考分频信号的缓冲，IBUFGDS64为VCO信号的输入缓冲，BUFGCE63为VCO分频信号的缓冲，BUFGCE65为Δ-∑调制单元40的控制时钟缓冲，OBUFDS为鉴相器输出转差分信号的输出缓冲。本实施例中BUFGCE62、BUFGCE63、BUFGCE65均为带有时钟使能端的全局缓冲单元，当输入使能端为高电平时，该全局时钟缓冲单元才进行信号输出。本实例分别在参考信号分频器51的输出端、VCO分频器52的输出端分别使用BUFGCE62、BUFGCE63，其目的是为了使得鉴相器在大部分的时钟周期处于静止状态，仅在分频器有信号输出是才触发鉴相器。当然，如此处不考虑对数字电路的噪声抑制，可以让参考信号分频器51、VCO分频器52的输出端直接连接鉴相器的输入端。

鉴相器70将参考分频信号和VCO分频信号的相位差生成VCO控制电压，通过模拟滤波器单元进行滤波后输入至VCO21。本实施采用一种无鉴相死区，并可以由数字逻辑进行综合的电压型鉴频鉴相器。本领域技术人员也可以根据设计需求选用合适的鉴频鉴相器。

模拟滤波器单元80，用于让VCO控制电压高频分量足够衰减的同时提供一定的电压增益，使其能够覆盖VCO21的调谐电压范围；本实施例考虑到鉴相器70输出的电压为百分之五十占空比的方波，该方波的基波频率为参考频率，因此，模拟滤波器80必须对参考杂散有足够的衰减，将模拟滤波单元80的带宽设置为2kHz。

控制接口单元90，通过外部计算机更新合成器的目标频率值(目标频率要求的分频比)，还可以配置参考信号分频器41的分频比。本实施中控制接口单元90通过FPGA的JTAG接口送入配置数据。频率值由整数值N与小数值F表示。

如图3所示，当采用本实施的小数频率合成器时，控制接口单元设置目标频率为50.001MHz，小数频率合成器输出的相位噪声在以下频偏处的指标为-90dBc/Hz1kHz，-108dBc/Hz10kHz，-113dBc/Hz100kHz，-116dBc/Hz1MHz，带内带外杂散抑制程度优于-70dBc，测试频率步进为100Hz。

Claims (8)

1.一种小数分频频率合成器，包括参考时钟单元、模拟滤波器、VCO输出单元、控制接口单元、输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、VCO分频输出单元、分频比输出单元，其特征在于，还包括参考时钟单元侧LVDS收发单元、模拟滤波器侧LVDS收发单元、VCO输出单元侧LVDS收发单元；所分输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、频比输出单元、VCO分频输出单元、鉴相器单元内置于在一块集成电路中；

所述输入全局时钟缓冲单元包括参考信号分频输出单元侧差分输入全局时钟缓冲单元、VCO分频输出单元侧差分输入全局时钟缓冲单元，所述输出全局时钟缓冲单元为鉴相器侧差分输出全局时钟缓冲单元；

参考时钟单元侧LVDS收发单元与参考信号分频输出单元侧差分输入全局时钟缓冲单元之间、模拟滤波器侧LVDS收发单元与鉴相器侧差分输出全局时钟缓冲单元之间、VCO输出单元侧LVDS收发单元与VCO分频输出单元侧差分输入全局时钟缓冲单元之间均采用两条低电压的LVDS线来传输信号，且参考时钟单元侧LVDS线与鉴相器侧LVDS线呈垂直布局，VCO输出单元侧LVDS线与鉴相器侧LVDS线呈垂直布局。

2.如权利要求1所述一种小数分频频率合成器，其特征在于，所述参考信号分频输出单元包括参考信号分频器、参考信号分频器侧全局时钟缓冲单元；所述VCO分频输出单元包括VCO分频器、VCO分频器侧全局时钟缓冲单元；所述参考信号分频器侧全局时钟缓冲单元、VCO分频器侧全局时钟缓冲单元为带有时钟控制使能端的全局时钟缓冲，当输入使能端为高电平时，该全局时钟缓冲单元才进行信号输出；

参考信号分频输出单元侧差分输入全局时钟缓冲单元的输出端分别与参考信号分频器侧全局时钟缓冲单元的输入端、参考信号分频器的输入端相连，参考信号分频器的输出端与参考信号分频器侧全局时钟缓冲单元的使能端相连；参考信号分频器侧全局时钟缓冲单元的输出端与鉴相器的输入端相连；

VCO分频输出单元侧差分输入全局时钟缓冲单元的输出端分别与VCO分频器侧全局时钟缓冲单元的输入端、VCO分频器的输入端相连，VCO分频器的输出端与VCO分频器侧全局时钟缓冲单元的使能端相连；VCO分频器侧全局时钟缓冲单元的输出端与鉴相器的输入端相连。

3.如权利要求2所述一种小数分频频率合成器，其特征在于，所述分频比输出单元包括Δ-∑调制器、Δ-∑调制器侧全局时钟缓冲单元；所述Δ-∑调制器侧全局时钟缓冲单元为带有时钟控制使能端的全局时钟缓冲；

Δ-∑调制器的输出端与VCO分频器的分频比输入端相连，VCO分频器的输出端与Δ-∑调制器侧全局时钟缓冲单元的使能端相连，Δ-∑调制器侧全局时钟缓冲单元的输出端与Δ-∑调制器的控制时钟输入端相连，Δ-∑调制器侧全局时钟缓冲单元的输入端与VCO分频输出单元侧输入全局时钟缓冲单元的输出端相连。

4.如权利要求2所述一种小数分频频率合成器，其特征在于，参考信号分频器的分频比为由控制接口单元预设置的固定的整数；VCO分频器的分频比为来自于分频比输出单元输出的变化的整数。

5.如权利要求1所述一种小数分频频率合成器，其特征在于，所述集成电路为FPGA、CPLD、或ASIC。

6.如权利要求1所述一种小数分频频率合成器，其特征在于，所述鉴相器为电压型鉴频鉴相器。

7.如权利要求1所述一种小数分频频率合成器，其特征在于，所述模拟滤波器侧LVDS收发单元为鉴相输出转换器。

8.如权利要求1所述一种小数分频频率合成器，其特征在于，所述VCO输出单元侧LVDS收发单元为VCO高速比较器。

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