CN202231696U - 低杂散捷变频频率合成器 - Google Patents

Abstract

本实用新型涉及直接数字频率合成技术领域，尤其是涉及一种低杂散捷变频频率合成器。本实用新型采用的技术方案是针对上述问题，提供一种低杂散捷变频频率合成器通过频率控制电路输出频率控制字，并通过恒温晶振提供参考时钟，利用基于砷化镓的DDS集成电路处理频率信号、并混频器输出符合要求的信号，其中还通过带通滤波器、滤波放大电路等进行信号的处理，实现宽带捷变频频率合成器可以获得高杂散抑制。本装置包括DDS电路、滤波器、混频器、恒温晶振、锁相环电路，频率输入端、输出信号端，通过各电路之间的连接完成本设计。本实用新型主要应用于数字频率合成技术领域。

Description

低杂散捷变频频率合成器

技术领域

本实用新型涉及直接数字频率合成技术领域，尤其是涉及一种低杂散捷变频频率合成器。

背景技术

由于无线电通信和雷达技术的发展，对系统性能提出了更高更严格的要求。系统相应地也对频率合成器的杂散抑制性能和相位噪声特性提出了更高更严格的要求。同时，为了对抗有源干扰，系统还要求频率合成器具有频率捷变（雷达的发射和本地振荡频率高速同步跳变的一种工作方式）功能。受体积和成本的限制，目前的捷变频频率合成器广泛采用的是基于DDS（直接数字合成）技术的变频方法。随着输出信号带宽的扩展，杂散越来越明显地成为限制DDS技术发展的重要因素。

直接数字式频率合成就是人们所说的DDS（Direct Digital Synthesis）。直接数字式频率合成器的频率转换时间速度快，频率分辨率极高，频率转换过程相位连续，易于实现调制； DDS输出频率是数字可调的，它具有小于1Hz的频率分辨率；输出正弦波的相位是数字可调的，该特性对于那些需要多个DDS相互同步的应用非常有用。由于DDS的以上优点，其应用环境非常广。目前，制约DDS应用的最大因素是其杂散抑制特性差，特别是在输出信号带宽较宽的情况下更是如此。因此，对宽带低杂散捷变频频率合成技术的需求就更加迫切。

DDS输出频率中的杂散信号是一个最重要的问题，而且是由多种原因引起的。主要有电压幅度截断、相位截断及DAC非线性干扰三种原因。目前，应用最多的是AD公司的DDS集成电路如：AD9858、AD9854、AD9910等。其参考时钟频率最高可以达到1GHz（高于1GHz的参考时钟频率需通过内部除2分频器控制在1GHz以内）。基于奈奎斯特定理，这类DDS的最高输出频率为参考时钟频率的50%，即500MHz（实际应用中，为避免非线性引起的杂散F＝FS±FO杂散进入滤波器通带内，一般不大于40%）。这类DDS在宽带捷变频频率合成器的应用中仍显不足，如要求捷变频频率带宽达到几百MHz的情况。

实用新型内容

本实用新型采用的技术方案是针对上述问题，提供一种低杂散捷变频频率合成器通过频率控制电路输出频率控制字，并通过恒温晶振提供参考时钟，利用基于砷化镓的DDS集成电路处理频率信号、并混频器输出符合要求的信号，其中还通过带通滤波器、滤波放大电路等进行信号的处理，实现宽带捷变频频率合成器可以获得高得杂散抑制。

为达到上述目的，本实用新型采用的技术方案是：

低杂散捷变频频率合成器，包括DDS电路、滤波器、混频器、恒温晶振、锁相环电路，还包括频率控制电路，所述频率控制电路与DDS电路一输入端连接，所述恒温晶振两个输出端分别通过锁相环电路后与DDS电路另一输入端、混频器一输入端连接，所述DDS电路输出信号经过滤波器与混频器另一输入端连接，所述混频器输出端输出信号，所述频率控制电路输入端输入频率控制信号。

低杂散捷变频频率合成器，还包括滤波放大电路，所述滤波放大电路包括滤波电路、放大器，所述放大器是ERA－5SM。

所述频率控制电路为FPGA电路，所述FPGA电路通过频率控制信号端输入频率控制信号产生一位以上的频率调谐字送入DDS一输入端进行处理。

所述DDS电路是BTDS856。

所述滤波器为带通滤波器。

所述恒温晶振输出端通过锁相环电路分别输出两路点频源，并将其分别作为DDS电路参考源、混频器电路一路输入信号

从上述本实用新型的结构特征可以看出，其优点是

采用时钟频率高达3.2GHz的DDS集成电路实现的捷变频频率合成器。设计所得到的捷变频频率合成器带宽为250MHz，其杂散抑制指标可满足全频段优于－65dBc。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1 是本装置工作原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

    优选实施例

设计思路：恒温晶振产生的参考信号共分为两路后通过锁相环电路产生3GHz和3.35GHz点频源，其中3GHz点频源作为DDS的参考时钟，同时通过频率控制电路控制DDS输出的300～550M信号经过滤波后与3.35GHz的点频源混频，通过滤波放大后最终得到3650～3900M 的有用信号，杂散抑制：≤－65dBc。

如图1所示，本装置包括恒温晶振、频率控制电路、DDS电路、锁相环电路、混频器、放大滤波电路。

2) 频率控制电路

本发明选用FPGA来实现频率控制，外部输入频率控制信号经FPGA响应并进行译码，产生DDS所需的32位并行频率调谐字，从而决定了DDS的输出频率。

3) DDS电路

本发明中我们选择的DDS集成电路是EUVIS公司的BTDS856。该DDS集成电路包含一个32位相位累加器，一个正弦查表ROM，一个10位DAC。由控制电路对外部控制信号进行响应，并进行译码，DDS所需的频率调谐字，决定DDS的输出频率。在32位频率控制字送到DDS的并行端口(VI0～VI31)后，控制电路再送一个下降沿信号到DDS的相应数据载入端口（STRP/STRN），经过约8个时钟周期后32位频率调谐字被载入到相位累加器。在每一个时钟周期，相位累加器的输出在前一个相位的基础上增加相应的值，DDS根据当前的相位经过正弦查表对应各时钟周期输出相应的幅度信号，该信号经过滤波器平滑后即得到需要的输出频率。该捷变频频率合成器的DDS参考时钟频率为3GHz，DDS输出信号频率为300MHz～550MHz。落在滤波器通带内的最大的杂散是由DDS时钟信号与DDS输出信号的5次谐波产生的非线性杂散，即F= FS－5FO。这个非线性引起的杂散电平是足够低的，相对于DDS输出信号，其相对值可以达到≤－65dBc。DDS输出信号经过带通滤波后，其杂散抑制可以达到≤－65dBc，进而保证该捷变频频率合成器对杂散抑制的技术指标要求。

4)    点频源

该捷变频频率合成器的相位噪声指标则主要3.35GHz点频源进行保证（根据DDS工作原理，DDS输出频率对其参考时钟频率来说相当于分频，相应的相位噪声相对于参考时钟信号的相位噪声会有所改善）。点频源采用微带多层板工艺，双面安装器件，减小了点频源的体积。同时采用密闭腔体以减小泄露。

5)   放大及滤波电路

DDS输出信号和3.35GHz本振进行混频器后得到最终的输出频率，为了避免较大的交调产物落入带内以及抑制较大的输出杂波，DDS输出频率和功率以及DDS输出频率的选择尤为重要，本装置选择DDS输出频率为300～550MHz。

DDS输出信号经混频和输出前的滤波等处理，若直接输出，其输出功率过小，另外，为了提高本频率源的带载能力，所以我们需要选用一个1dB压缩点功率比较大的放大器来实现信号放大隔离的功能。在本发明中，选用MINI公司的单片放大器ERA－5SM。

最终输出信号有250MHz带宽（3650～3900MHz），只用一个带通滤波器将不能滤除有些带内杂散，若将输出信号分为两段125MHz带宽信号分别滤波形成开关滤波电路，将改善这些杂散。

本说明书中公开的所有特征，除了互相排斥的特征以外，均可以以任何方式组合。

本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims (6)

1.一种低杂散捷变频频率合成器，包括DDS电路、滤波器、混频器、恒温晶振、锁相环电路，其特征在于还包括频率控制电路，所述频率控制电路与DDS电路一输入端连接，所述恒温晶振两个输出端分别通过锁相环电路后与DDS电路另一输入端、混频器一输入端连接，所述DDS电路输出信号经过滤波器与混频器另一输入端连接，所述混频器输出端输出信号，所述频率控制电路输入端输入频率控制信号。

2.根据权利要求1所述的低杂散捷变频频率合成器，其特征在于还包括滤波放大电路，所述滤波放大电路包括滤波电路、放大器，所述放大器是ERA－5SM。

3.根据权利要求2所述的低杂散捷变频频率合成器，其特征在于所述频率控制电路为FPGA电路，所述FPGA电路通过频率控制信号端输入频率控制信号产生一位以上的频率调谐字送入DDS一输入端进行处理。

4.根据权利要求2所述的低杂散捷变频频率合成器，其特征在于所述DDS电路是BTDS856。

5.根据权利要求2所述的低杂散捷变频频率合成器，其特征在于所述滤波器为带通滤波器。

6.根据权利要求2所述的低杂散捷变频频率合成器，其特征在于所述恒温晶振输出端通过锁相环电路分别输出两路点频源，并将其分别作为DDS电路参考源、混频器电路一路输入信号。

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