CN107222207A - 一种1Hz‑1GHz时钟产生电路及方法 - Google Patents

一种1Hz‑1GHz时钟产生电路及方法 Download PDF

Info

Publication number
CN107222207A
CN107222207A CN201710411257.XA CN201710411257A CN107222207A CN 107222207 A CN107222207 A CN 107222207A CN 201710411257 A CN201710411257 A CN 201710411257A CN 107222207 A CN107222207 A CN 107222207A
Authority
CN
China
Prior art keywords
frequency
signal
300mhz
150mhz
1ghz
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710411257.XA
Other languages
English (en)
Inventor
赵金鹏
白月胜
李振风
陶芳胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 41 Institute
Original Assignee
CETC 41 Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 41 Institute filed Critical CETC 41 Institute
Priority to CN201710411257.XA priority Critical patent/CN107222207A/zh
Publication of CN107222207A publication Critical patent/CN107222207A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种1Hz‑1GHz时钟产生电路及方法，属于时钟信号技术领域，时钟产生电路包括直接数字频率合成器、带通滤波器、分频器、FPGA、第一锁相环单元、第二锁相环单元以及多路复用器。本发明将1Hz‑1GHz分为四个频段，对150MHz～300MHz这一频段，采用DDS实现；对4.6875MHz～150MHz这一频段，采用分频器实现；对1Hz～4.6875MHz这一频段，采用FPGA分频实现；对高频段300MHz～1GHz，将DDS产生的150MHz～300MHz的信号作为参考信号，利用锁相环实现；本发明根据频段特点采取不同的实现方法，使产生的时钟信号频率范围宽、频率分辨率高，并具有较好的杂散、相位噪声等指标。

Description

一种1Hz-1GHz时钟产生电路及方法
技术领域
本发明属于时钟信号技术领域，具体涉及一种1Hz-1GHz时钟产生电路及方法。
背景技术
随着自动测试技术的发展，对时钟信号的要求越来越高，主要体现在：第一，要求时钟频率范围宽，低频段频率相比以往更低，而高频段频率相比以往更高；第二，要求时钟的分辨率高，能以很小的频率分辨率实现对时钟频率的灵活设置；第三，对时钟的信号质量要求高，包括相位噪声、频率稳定度等。
传统的时钟一般利用晶体或晶振直接实现或者对其进行倍频分频实现，频率一般为固定频点，如10MHz、100MHz等。近年来，有些时钟电路采用了DDS(直接的数字频率合成器)直接产生时钟信号，这种电路产生的时钟信号可以具有较高的频率分辨率。
现有的两种时钟产生方法如图1所示，图1(a)采用晶体或晶振直接产生或者通过倍频分频产生的时钟，其频率较为固定，一般为单一频点，使用场合比较固定，使用场合变化后通常需要重新设计电路；图1(b)单纯采用DDS产生时钟的方法虽然能够实现一定频段内具有较高频率分辨率的时钟信号，但是其产生的信号最高频率受到了参考时钟频率的制约(不到其参考时钟频率的1/2，一般为0.4倍)，频率范围较窄。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种1Hz-1GHz时钟产生电路及方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种1Hz-1GHz时钟产生电路，包括直接数字频率合成器、带通滤波器、分频器、FPGA、第一锁相环单元、第二锁相环单元以及多路复用器；
直接数字频率合成器，被配置为用于产生150MHz～300MHz的频率；
带通滤波器，被配置为用于对直接数字频率合成器产生的150MHz～300MHz信号进行滤波；
分频器，被配置为用于对一路150MHz～300MHz信号进行2/4/8/16/32次分频；
FPGA，被配置为用于产生1Hz～4.6875MHz的频率；
第一锁相环单元包括第一频率合成器、第一环路滤波器和第一压控振荡器；
第一频率合成器，被配置为用于将第一压控振荡器产生的信号与参考信号的频率相位进行比较；
第一环路滤波器，被配置为用于对第一频率合成器产生的信号进行滤波；
第一压控振荡器，被配置为用于产生800MHz的信号；
第二锁相环单元包括第二频率合成器、第二环路滤波器和第二压控振荡器；
第二频率合成器，被配置为用于将第二压控振荡器产生的信号与直接数字频率合成器产生的信号频率相位进行比较；
第二环路滤波器，被配置为用于对第二频率合成器产生的信号进行滤波；
第二压控振荡器，被配置为用于产生300MHz～1GHz的信号；
多路复用器，被配置为用于将四路不同频段的信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号；
直接数字频率合成器采用频率为800MHz的参考信号作为参考时钟，产生频率为150MHz～300MHz的信号至带通滤波器滤波，经过带通滤波器滤波后分别进入分频器、多路复用器以及第二锁相环单元，通过分频器分频后产生的信号，其中一路进入多路复用器，另外一路取4.6875MHz～9.375MHz频段进入FPGA进行分频，经过分频后得到1Hz～4.6875MHz的信号进入多路复用器，进入第二锁相环单元的信号通过其第二压控振荡器产生300MHz～1GHz的信号进入多路复用器，多路复用器将产生的1Hz～4.6875MHz信号、4.6875MHz～150MHz信号、150MHz～300MHz以及300MHz～1GHz四路信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号。
此外，本发明还提到一种1Hz-1GHz时钟产生方法，该方法采用如上所述的1Hz-1GHz时钟产生电路，包括如下步骤：
步骤1：用内部10MHz恒温晶振或者外部10MHz信号作为参考，通过第一锁相环单元的第一压控振荡器产生800MHz的参考信号；
步骤2：直接数字频率合成器采用频率为800MHz的参考信号作为参考时钟，产生频率为150MHz～300MHz的信号；
步骤3：直接数字频率合成器产生的150MHz～300MHz信号经过带通滤波器滤波后，分为三路；其中第一路信号通过分频器进行2/4/8/16/32次分频，得到4.6875MHz～150MHz的信号；第二路信号直接进入多路复用器；第三路信号进入第二锁相环单元；
步骤4：通过分频器分频后产生的4.6875MHz～150MHz的信号，其中一路直接进入多路复用器；另外一路取4.6875MHz～9.375MHz频段进入FPGA进行分频，得到1Hz～4.6875MHz的信号；
步骤5：进入第二锁相环单元的第三路信号作为参考信号，通过第二锁相环单元的第二压控振荡器产生300MHz～1GHz的信号；
步骤6：多路复用器将步骤2-步骤5产生的1Hz～4.6875MHz信号、4.6875MHz～150MHz信号、150MHz～300MHz以及300MHz～1GHz四路信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号。
本发明所带来的有益技术效果：
1、本发明根据四个频段采取不同的方法，产生了频率范围覆盖1Hz～1GHz、频率分辨率达到μHz级的定时同步时钟信号，产生的时钟信号具有频率范围宽、频率分辨率高的特点。
2、本发明对150MHz～300MHz这一基础频段，采用直接数字频率合成器实现并进行滤波，使频率分辨率高，同时保证了信号的高质量(杂散、相位噪声等指标好)。
3、本发明对4.6875MHz～150MHz这一频率较高、需要分频次数有限的频段，采用分频次数可选的分频器实现。
4、本发明对1Hz～4.6875MHz这一频率较低、分频次数高、分频次数变化多的频段，采用FPGA分频实现。
5、本发明对高频段300MHz～1GHz，将直接数字频率合成器产生的150MHz～300MHz的信号作为参考信号，利用锁相环实现，而非单纯倍频实现，使产生的时钟信号具有较好的杂散、相位噪声等指标，相比现有技术优势较为突出。
6、本发明产生的时钟信号频率设置方便灵活，应用场合广泛，能为多种自动测试系统提供定时同步时钟信号。
附图说明
图1(a)为现有采用晶体或晶振直接产生或者通过倍频分频产生时钟的示意图。
图1(b)为采用DDS产生时钟的示意图。
图2为1Hz～1GHz时钟产生电路原理示意图。
图3为参考时钟产生原理示意图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
本发明所设计的1Hz-1GHz时钟产生电路如图2所示。
本发明结合现有时钟产生方法的优点，将1Hz～1GHz整个频段划分为4个频段：1Hz～4.6875MH、4.6875MHz～150MHz、150MHz～300MHz和300MHz～1GHz，根据每一频段的特点，分别采用不同的方法实现，四路不同频段的信号通过多路复用器合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号发生。
其中，150MHz～300MHz是最为关键的频段，这一频段的信号利用DDS直接产生，其余各频段的信号都是在这一频段信号的基础上产生，DDS采用频率为800MHz的高质量信号作为参考时钟。800MHz的参考信号通过如图3所示的锁相环实现，该锁相环可以用内部10MHz恒温晶振(OCXO)作为参考，也可由外部10MHz信号作为参考，以实现时钟产生电路产生的时钟信号与外部信号的时基统一。150MHz～300MHz信号经带通滤波器进行滤波，以消除DDS产生的无关杂散信号的影响。
将一路150MHz～300MHz的信号通过分频器进行2/4/8/16/32次分频，得到4.6875MHz～150MHz的信号；其中一路4.6875MHz～9.375MHz的信号进入FPGA进行分频，得到1Hz～4.6875MHz的信号；将一路DDS产生的150MHz～300MHz的信号作为参考信号，组成锁相环，利用压控振荡器(VCO)产生300MHz～1GHz的信号。
四路信号根据需要，通过多路复用器进行选择，为测试系统提供定时同步时钟信号。
本发明根据四个频段采取不同的方法，实现了频率范围覆盖1Hz～1GHz、频率分辨率达到μHz级的定时同步时钟信号发生；对150MHz～300MHz这一基础频段，采用DDS实现并进行滤波，实现了频率高分辨率的，同时保证了信号的高质量；对4.6875MHz～150MHz这一频率较高、需要分频次数有限的频段，采用分频次数可选的分频器实现；对1Hz～4.6875MHz这一频率较低、分频次数高、分频次数变化多的频段，采用FPGA分频实现；对高频段300MHz～1GHz，将DDS产生的150MHz～300MHz的信号作为参考信号，利用锁相环实现，而非单纯倍频实现，使产生的时钟信号具有较好的杂散、相位噪声等指标。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (2)

1.一种1Hz-1GHz时钟产生电路，其特征在于：包括直接数字频率合成器、带通滤波器、分频器、FPGA、第一锁相环单元、第二锁相环单元以及多路复用器；
直接数字频率合成器，被配置为用于产生150MHz～300MHz的频率；
带通滤波器，被配置为用于对直接数字频率合成器产生的150MHz～300MHz信号进行滤波；
分频器，被配置为用于对一路150MHz～300MHz信号进行2/4/8/16/32次分频；
FPGA，被配置为用于产生1Hz～4.6875MHz的频率；
第一锁相环单元包括第一频率合成器、第一环路滤波器和第一压控振荡器；
第一频率合成器，被配置为用于将第一压控振荡器产生的信号与参考信号的频率相位进行比较；
第一环路滤波器，被配置为用于对第一频率合成器产生的信号进行滤波；
第一压控振荡器，被配置为用于产生800MHz的信号；
第二锁相环单元包括第二频率合成器、第二环路滤波器和第二压控振荡器；
第二频率合成器，被配置为用于将第二压控振荡器产生的信号与直接数字频率合成器产生的信号频率相位进行比较；
第二环路滤波器，被配置为用于对第二频率合成器产生的信号进行滤波；
第二压控振荡器，被配置为用于产生300MHz～1GHz的信号；
多路复用器，被配置为用于将四路不同频段的信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号；
直接数字频率合成器采用频率为800MHz的参考信号作为参考时钟，产生频率为150MHz～300MHz的信号至带通滤波器滤波，经过带通滤波器滤波后分别进入分频器、多路复用器以及第二锁相环单元，通过分频器分频后产生的信号，其中一路进入多路复用器，另外一路取4.6875MHz～9.375MHz频段进入FPGA进行分频，经过分频后得到1Hz～4.6875MHz的信号进入多路复用器，进入第二锁相环单元的信号通过其第二压控振荡器产生300MHz～1GHz的信号进入多路复用器，多路复用器将产生的1Hz～4.6875MHz信号、4.6875MHz～150MHz信号、150MHz～300MHz以及300MHz～1GHz四路信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号。
2.一种1Hz-1GHz时钟产生方法，其特征在于：采用如权利要求1所述的1Hz-1GHz时钟产生电路，包括如下步骤：
步骤1：用内部10MHz恒温晶振或者外部10MHz信号作为参考，通过第一锁相环单元的第一压控振荡器产生800MHz的参考信号；
步骤2：直接数字频率合成器采用频率为800MHz的参考信号作为参考时钟，产生频率为150MHz～300MHz的信号；
步骤3：直接数字频率合成器产生的150MHz～300MHz信号经过带通滤波器滤波后，分为三路；其中第一路信号通过分频器进行2/4/8/16/32次分频，得到4.6875MHz～150MHz的信号；第二路信号直接进入多路复用器；第三路信号进入第二锁相环单元；
步骤4：通过分频器分频后产生的4.6875MHz～150MHz信号，其中一路直接进入多路复用器；另外一路取4.6875MHz～9.375MHz频段进入FPGA进行分频，得到1Hz～4.6875MHz的信号；
步骤5：进入第二锁相环单元的第三路信号作为参考信号，通过第二锁相环单元的第二压控振荡器产生300MHz～1GHz的信号；
步骤6：多路复用器将步骤2-步骤5产生的1Hz～4.6875MHz信号、4.6875MHz～150MHz信号、150MHz～300MHz以及300MHz～1GHz四路信号合为一路，实现频段覆盖1Hz～1GHz、频率分辨率达到μHz级的时钟信号。
CN201710411257.XA 2017-06-05 2017-06-05 一种1Hz‑1GHz时钟产生电路及方法 Pending CN107222207A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710411257.XA CN107222207A (zh) 2017-06-05 2017-06-05 一种1Hz‑1GHz时钟产生电路及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710411257.XA CN107222207A (zh) 2017-06-05 2017-06-05 一种1Hz‑1GHz时钟产生电路及方法

Publications (1)

Publication Number Publication Date
CN107222207A true CN107222207A (zh) 2017-09-29

Family

ID=59946923

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710411257.XA Pending CN107222207A (zh) 2017-06-05 2017-06-05 一种1Hz‑1GHz时钟产生电路及方法

Country Status (1)

Country Link
CN (1) CN107222207A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021120617A1 (zh) * 2019-12-19 2021-06-24 深圳市紫光同创电子有限公司 提高时钟频率覆盖范围的方法
CN113030577A (zh) * 2021-03-19 2021-06-25 常州同惠电子股份有限公司 时钟及正弦波产生系统、产生方法
CN115065361A (zh) * 2022-08-19 2022-09-16 深圳芯盛思技术有限公司 一种优化相位噪声的频率综合器架构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060056563A1 (en) * 2004-09-13 2006-03-16 Nortel Networks Limited Method and apparatus for synchronizing clock timing between network elements
CN101316112A (zh) * 2007-05-28 2008-12-03 安国国际科技股份有限公司 应用于跳频系统的频率合成器
CN101399544A (zh) * 2007-09-27 2009-04-01 联发科技股份有限公司 频率合成装置及方法
CN101860366A (zh) * 2004-03-09 2010-10-13 阿尔特拉公司 用于可编程逻辑的高度可配置pll体系结构
CN202231696U (zh) * 2011-08-22 2012-05-23 四川九洲电器集团有限责任公司 低杂散捷变频频率合成器
CN102487280A (zh) * 2010-12-01 2012-06-06 索尼公司 频率合成器和频率合成方法
CN103439690A (zh) * 2013-08-28 2013-12-11 上海航天测控通信研究所 一种超宽带雷达频率综合器装置
CN106385255A (zh) * 2016-08-17 2017-02-08 中国电子科技集团公司第四十研究所 一种低噪声高分辨率可调谐的多环频率合成装置及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101860366A (zh) * 2004-03-09 2010-10-13 阿尔特拉公司 用于可编程逻辑的高度可配置pll体系结构
US20060056563A1 (en) * 2004-09-13 2006-03-16 Nortel Networks Limited Method and apparatus for synchronizing clock timing between network elements
CN101316112A (zh) * 2007-05-28 2008-12-03 安国国际科技股份有限公司 应用于跳频系统的频率合成器
CN101399544A (zh) * 2007-09-27 2009-04-01 联发科技股份有限公司 频率合成装置及方法
CN102487280A (zh) * 2010-12-01 2012-06-06 索尼公司 频率合成器和频率合成方法
CN202231696U (zh) * 2011-08-22 2012-05-23 四川九洲电器集团有限责任公司 低杂散捷变频频率合成器
CN103439690A (zh) * 2013-08-28 2013-12-11 上海航天测控通信研究所 一种超宽带雷达频率综合器装置
CN106385255A (zh) * 2016-08-17 2017-02-08 中国电子科技集团公司第四十研究所 一种低噪声高分辨率可调谐的多环频率合成装置及方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021120617A1 (zh) * 2019-12-19 2021-06-24 深圳市紫光同创电子有限公司 提高时钟频率覆盖范围的方法
CN113030577A (zh) * 2021-03-19 2021-06-25 常州同惠电子股份有限公司 时钟及正弦波产生系统、产生方法
CN113030577B (zh) * 2021-03-19 2022-07-15 常州同惠电子股份有限公司 时钟及正弦波产生系统、产生方法
CN115065361A (zh) * 2022-08-19 2022-09-16 深圳芯盛思技术有限公司 一种优化相位噪声的频率综合器架构
CN115065361B (zh) * 2022-08-19 2022-12-06 深圳芯盛思技术有限公司 一种优化相位噪声的频率综合器架构

Similar Documents

Publication Publication Date Title
CN106385255B (zh) 一种低噪声高分辨率可调谐的多环频率合成装置及方法
CN103780252B (zh) 时钟产生装置、用于时钟产生装置的方法
CN102651649B (zh) 一种低相噪的微波宽带频率合成器设计方法
CN107222207A (zh) 一种1Hz‑1GHz时钟产生电路及方法
CN105141310B (zh) 多环宽带低相噪频率合成器
CN206164503U (zh) 一种小型化宽带低杂散微波频率合成器
CN205829606U (zh) 一种基于dds和小数分频锁相环的频率合成器模块
CN108039888A (zh) 一种dds信号源时钟发生电路、信号源及其方法
CN105429641A (zh) 一种防错锁高性能宽带微波频率合成器
CN203708219U (zh) 一种用于cpt钟的3.4g数字锁相倍频器
CN204633753U (zh) 基于hmc835宽带低相噪低杂散跳频源
CN102118164B (zh) 一种内插混频器的dds激励pll的微波频率合成方法及合成器
CN108988857A (zh) 一种基于光电振荡器的宽带低相噪频率合成器及方法
CN201230306Y (zh) 双锁相环频率合成器
CN208386518U (zh) X波段小步进低相噪频率源
CN206099942U (zh) 一种c波段快速跳频频率合成器
CN209105149U (zh) 一种小体积超细步进低相位噪声超高杂散抑制频率源
CN105356878B (zh) 一种改进的三环宽带频率综合器的实现方法和装置
CN109412591B (zh) 一种x波段细步进频综生成方法及系统
CN201479116U (zh) 一种组合跳频源
CN104467832B (zh) 一种无线通信设备频率综合器
CN202663383U (zh) 一种s波段相干多频信号源
CN205584176U (zh) 一种小型化宽带跳频雷达本振频率合成电路
CN104702279A (zh) 一种锁相环频率合成器
CN201985843U (zh) 一种内插混频器的dds激励pll的微波频率合成器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170929