CN109981100A - 一种嵌入混频器的低相位噪声锁相环结构 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明属于数模混合电路领域，具体提供一种嵌入混频器的低相位噪声锁相环结构，通过在压控振荡器与除法器之间嵌入混频器的方式，将压控振荡器的输出频率下变频后再输出到除法器。相较于传统的锁相环结构，本发明提供的一种嵌入混频器的低相位噪声锁相环结构大大减小了除法器的分频比，以此降低锁相环的带内相位噪声，最终获得了更优的积分相位噪声。

Description

一种嵌入混频器的低相位噪声锁相环结构
技术领域
本发明属于数模混合电路领域，涉及一种频率综合器结构，具体提供一种嵌入混频器的低相位噪声锁相环结构。
背景技术
随着第五代移动通信技术的快速发展，信息传输速率达到了10Gbps以上，使得载频进入了毫米波范围。5G无线收发机面临的主要挑战之一是在毫米波频率(如：28GHz)产生低相位噪声的LO信号，以保证在信号的收发过程中，将误码率控制在合理的范围内。在实际生产实践中，常用的产生LO信号方式为频率综合，主流方式为采用锁相环(Phase-LockedLo op,PLL)将输入的参考信号倍频到所需要的频率范围；而在锁相环系统中，电荷泵锁相环为最具代表性的结构。
传统的电荷泵锁相环结构如图2所示，包含晶振(XTAL)、鉴频鉴相器(PhaseFrequen cy Detector,PFD)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage-Controlled Oscillator,VCO)以及除法器(Divider)；其工作原理是将由晶振输入的信号fref，通过锁相环系统，将输入信号frefN倍频后产生目标信号fout，即：
fout＝N·fref
然而，由于在传统的单级锁相环中，倍频系数N过大，导致其积分相位噪声(Integrated Phase Noise,IPN)恶化；究其原因，是因为环路系统中各个模块都会为PLL输出fout贡献一定的相位噪声，且由PFD\CP、XTAL以及除法器产生的相位噪声，传输到PLL输出时会被放大N2倍。
近年来，为了改善锁相环的相位噪声，研究人员们提出了许多工作于毫米波频率的结构，譬如级联型锁相环、注入锁定锁相环等；但是，由于从输入参考频率到28GHz的倍频系数N 仍然是一个很大的值，导致这些结构改善带内噪声的能力依然十分有限。
基于此，如何改进锁相环结构，使之相位噪声能进一步的降低，成为了频率综合领域技术人员需要攻克的关键问题。
发明内容
本发明的目的在于提供一种嵌入混频器的低相位噪声锁相环结构，提供一种低带内噪声、低积分相位噪声(IPN)的锁相环结构，以此满足现代毫米波通信芯片对时钟抖动的要求。
为实现上述目的，本发明采用的技术方案如下：
一种嵌入混频器的低相位噪声锁相环结构，包含晶振(XTAL)、鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)以及除法器(Divider)，其中，由晶振产生输入信号fref，依次经过鉴频鉴相器、电荷泵、环路滤波器、压控振荡器产生输出信号fout，并将输出信号fout经过除法器反馈回鉴频鉴相器；其特征在于，所述锁相环结构还包括混频器(Mixer)，所述混频器将输出信号fout与外部输入信号fLO下变频后的信号输出至除法器。
进一步的，所述混频器的外部输入信号fLO的频率与输出信号fout保持恒定的差值，保证除法器的分频比为固定值。
本发明的有益效果在于：
本发明提供一种嵌入混频器的低相位噪声锁相环结构，该结构中引入混频器，通过减小除法器分频比的方式，优化了带内相位噪声、达成了更好的IPN指标。
附图说明
图1为本发明一种嵌入混频器的低相位噪声锁相环结构的示意图。
图2为传统的电荷泵锁相环结构的示意图。
图3为本发明实施例中LO锁相环与主锁相环各自的环路带宽与IPN的关系图
图4为本发明实施例中嵌入混频器的低相位噪声锁相环与传统锁相环相位噪声的对比图
具体实施方式
下面结合附图和实施例对本发明做进一步详细说明。
实施例
本实施例提供一种嵌入混频器的低相位噪声锁相环结构，其结构如图1所示，包含晶振(XTAL)、鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)、混频器(Mixer)及除法器(Divider)，其中，由晶振产生输入信号fref，依次经过鉴频鉴相器、电荷泵、环路滤波器、压控振荡器产生输出信号fout，所述混频器将输出信号fout与外部输入信号fLO下变频后的信号fmix输出至除法器，经过除法器后输出信号fdiv反馈回鉴频鉴相器，构成锁相环回路。
上述锁相环结构中，在PLL的反馈回路中，先将PLL的输出信号与混频器另一输入端信号混频，即将PLL输出信号的频率“平移”到一个较低的频率后，再输入到除法器中，以此达到降低除法器的分频比，即有效降低PLL的倍频系数N；此时，PLL输出频率与晶振输入参考信号频率的关系为：
fout＝N·fREF+fLO
需要说明的是，本实施例中，为方便阐述其工作原理，将由鉴频鉴相器(PhaseFrequen cy Detector,PFD)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage-Controlled Oscillator,VCO)、混频器及除法器(Divider)构成的锁相环系统称为主锁相环；而上式中fLO信号可由另一个PLL产生，称之为LO锁相环；因此，可通过调谐fLO的频率，使之与fout保持恒定的差值，以此来保证N为固定值，使得主锁相环的环路参数能在调谐范围内一直保持为最优值。在本实施例中，fLO为25～29GHz可调谐信号，fout为26～ 30GHz可调谐信号，在晶振输入参考频率为100MHz的条件下，N固定为10。
可以看出，在提出的锁相环结构中，在主锁相环中额外引入了LO锁相环和混频器的相位噪声。然而，由于LO锁相环的倍频因子远大于主锁相的倍频因子，故主锁相环的最优环路带宽将远高于LO锁相环，如图3所示，其中LO锁相环的最优带宽为1.06MHz、主锁相环的最优带宽为27.44MHz；因此可以显著抑制LO锁相环和混频器的额外相位噪声，从而得到更好的积分相位噪声。
图4为本实施例中主锁相环输出信号fout的相位噪声与传统结构锁相环输出信号的相位噪声对比图。由图4可看出，本实施例中所提供的一种嵌入混频器的低相位噪声锁相环的带内噪声远优于传统结构锁相环的相位噪声。
本实施例中，LO锁相环和主锁相环的环路参数值如下表所示：
Parameter LO PLL Main PLL
R 37.8kΩ 19.7kΩ
C1 33pF 4.5pF
C2 1.1pF 0.15pF
N 270 10
Icp 99.8μA 100.2μA
KVCO 2GHz/V 2GHz/V
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (2)

1.一种嵌入混频器的低相位噪声锁相环结构，包含晶振(XTAL)、鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)以及除法器(Divider)，其中，由晶振产生输入信号fref，依次经过鉴频鉴相器、电荷泵、环路滤波器、压控振荡器产生输出信号fout，并将输出信号fout经过除法器反馈回鉴频鉴相器；其特征在于，所述锁相环结构还包括混频器(Mixer)，所述混频器将输出信号fout与外部输入信号fLO下变频后的信号输出至除法器。
2.按权利要求1所述嵌入混频器的低相位噪声锁相环结构，其特征在于，所述混频器的外部输入信号fLO的频率与输出信号fout保持恒定的差值，保证除法器的分频比为固定值。
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