CN202334492U

CN202334492U - 频率合成器

Info

Publication number: CN202334492U
Application number: CN2011203755310U
Authority: CN
Inventors: 杨光; 宋烨曦; 孙敏
Original assignee: Sichuan Jiuzhou Electric Group Co Ltd
Current assignee: Sichuan Jiuzhou Electric Group Co Ltd
Priority date: 2011-09-28
Filing date: 2011-09-28
Publication date: 2012-07-11
Anticipated expiration: 2021-09-28

Abstract

本实用新型涉及数字锁相频率合成技术领域，尤其是涉及一种基于双环的X波段低相位噪声频率合成器。本实用新型所要解决的技术问题针对现有技术中的问题，提供一种频率合成器，通过两个相关主锁相环和副锁相环，其中副锁相环路的输出与主锁相环路反馈输出混频器混频，得到一个频率较低的信号反馈到主锁相环路，降低了主锁相环芯片的反馈分频比，使得相位噪声得到改善。一种频率合成器，包括晶体振荡器、副锁相环路、主锁相环路，晶体振荡器输出端分别与副锁相环路、主锁相环路连接，副锁相环路输出端与主锁相环路反馈端经过处理后，送入主锁相环路射频输入端，自动调节主锁相环路输出端信号。本实用新型主要应用于数字锁相频率合成技术领域。

Description

频率合成器

技术领域

本实用新型涉及数字锁相频率合成技术领域，尤其是涉及一种基于双环的X波段低相位噪声频率合成器。

背景技术

由于无线电通信和雷达技术的飞速发展，对系统性能提出了更高、更严格的要求，系统相应的主要限制因素之一就是相位噪声。相位噪声作为频率合成器最重要的关键技术指标，它直接影响现代电子系统的性能，例如影响雷达的改善因子，影响接收机的检测能力，影响通信质量等。

传统的单环技术实现的数字锁相式频率源（其原理框图如图1所示），其主要优势在于较低的相位噪声特性。间接数字锁相式频率合成器的带内残留相位噪声计算方法是：

PN_SYNTH ＝PN_TOT ＋10 lg F_PFD ＋ 20 lg N （1）

式中，PN_SYNTH为锁相环芯片的带内残留相位噪声，单位为dBc/Hz; PN_TOT为锁相环芯片底噪，单位为dBc/Hz; F_PFD为鉴相频率（计算时，单位应取Hz）；N为频率合成器反馈分频比。由式（1）可以看出，在PN_TOT不变的情况下，频率步进越小（这里频率步进等于鉴相频率）则N越大，相位噪声越差。理论上，N扩大一倍，相位噪声恶化3dB。

实用新型内容

本实用新型所要解决的技术问题是：针对上述存在的问题，提供一种频率合成器，主要是通过在副锁相环路上加一个主锁相环路，通过副锁相环路的输出与主锁相环路反馈输出通过混频器混频，得到一个频率较低的信号反馈到主锁相环路，降低了锁相环芯片的反馈分频比，使得相位噪声得到改善。

为达到上述目的，本实用新型采用的技术方案是：

一种频率合成器，包括晶体振荡器、副锁相环路，所述副锁相环路包括鉴相器、第一环路滤波器、第一压控振荡器、分频器，还包括主锁相环路，所述主锁相环路包括锁相环芯片、第二环路滤波器、第二压控振荡器、混频器，所述锁相环芯片、第二环路滤波器、第二压控振荡器、混频器、锁相环芯片依次连接形成环路，所述晶体振荡器输出端分别与副锁相环路输入端、锁相环芯片的参考输入端连接，所述副锁相环路输出端与混频器另一输入端连接。

所述主锁相环路还包括滤波器、放大器、第二耦合放大器，所述滤波器输入端与混频器输出连接，所述滤波器输出端与放大器输入端连接，所述放大器输出端与锁相环芯片的反馈输入端连接，所述第二耦合放大器输入端与第一压控振荡器输出端连接，所述第二耦合放大器输出端与混频器一输入端连接。

所述副锁相环路还包括第一耦合放大器，所述第一耦合放大器输入端与第二压控振荡器输出端连接，第一耦合放大器输出端与分频器输入端连接。

所述锁相环芯片是ADF4106BRU。

所述第一压控振荡器、第二压控振荡器是HMC506LP4。

所述鉴相器是HMC440.

所述分频器是HMC365S8G。

从上述本实用新型的结构特征可以看出，其优点是

在微波频段，利用双环技术实现的锁相式频率源相对于传统的锁相式频率源在低相位噪声特性方面具有更大的优势，可满足系统对频率合成器要求的低相位噪声、小频率步进及低杂散等特性。提供一种频率合成器，主要是通过在副锁相环路上加一个主锁相环路，通过副锁相环路的输出与主锁相环路反馈输出混频，得到一个频率较低的信号反馈到主锁相环路，降低了锁相环芯片的反馈分频比，使得相位噪声得到改善。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1 是现有技术原理框图；

图2 是本装置原理框图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

在微波频段，利用双环技术实现的锁相式频率源相对于传统的锁相式频率源在低相位噪声特性方面具有更大的优势，可满足系统对频率合成器要求的低相位噪声、小频率步进及低杂散等特性。

如图1所示，本设计基于锁相环技术，锁相环是频率合成技术的基础。锁相环路（本设计中是副锁相环路）包括鉴相器(PD)、第一环路滤波器(LP)、第一压控振荡器(VCO)和分频器组成。鉴相器又称比相器，对输入信号与环路输出信号的相位进行比较, 产生误差控制电压；第一环路滤波器滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加环路的稳定性；第一压控振荡器的振荡频率受第一环路滤波器输出电压的控制，使第一压控振荡器输出信号频率向输入信号频率靠拢，两个信号间的相位差减小。分频器的作用是使第一压控振荡器的输出频率经分频后再与参考频率进行相位比较，从而产生误差控制电压，并以误差控制电压来调整第一压控振荡器的输出频率。

设计原理：该方案包括两个相关联的锁相环路。这两个相关联的锁相环路，一个是辅助环路，其输出信号不直接输出，在这里我们称之为副锁相环路。另一个锁相环路产生频率合成器的输出信号，其反馈支路插入（通过混频方式）副锁相环路的输出信号，在这里我们称之为主锁相环。副锁相环输出信号与主锁相环输出的反馈信号进行混频，混频后的信号经过滤波放大后送到主锁相环的锁相环芯片，进行分频、鉴相后实现主锁相环的锁相。

组成：如图2所示，一种频率合成器，包括晶体振荡器、副锁相环路、主锁相环路，副锁相环包括鉴相器（HMC440）、第一环路滤波器、第一压控振荡器、分频器、第一耦合放大器，主锁相环路包括锁相环芯片（型号为ADF4106BRU）、第二环路滤波器、第二压控振荡器、第二耦合放大器、混频器、放大器；锁相环芯片、第二环路滤波器、第二压控振荡器、第二耦合放大器、混频器、滤波器、放大器、锁相环芯片依次连接形成环路，所述晶体振荡器输出端分别与副锁相环路鉴相器输入端、锁相环芯片的参考输入端连接，所述副锁相环路（第一压控振荡器）输出端与混频器另一输入端连接。所述第一耦合放大器输入端与第一压控振荡器输出端连接，所述第一耦合放大器输出端与混频器一输入端连接；

晶体振荡器输出的参考频率与ADF4106BRU的REFin端（参考输入端）连接，放大器处理后的反馈频率与ADF4106的RFinA端（反馈输入端）连接，RFinB端口通过电容接地。ADF4106的CP端口（输出端）与第二环路滤波器输入端口连接，第二环路滤波器输出端口输出电压值控制第二压控振荡器输出Fout频率值。

1.相位噪声的计算

由图2可以看出，副锁相环通过高鉴相频率（晶体振荡器产生的100MHz作为鉴相频率）获得8GHz低相位噪声输出信号；副锁相环输出的8GHz信号与主锁相环反馈信号混频，使主锁相环反馈到其锁相环芯片的频率降低到了550MHz～650MHz，进而降低了主锁相环的反馈分频比，从而可以在满足小频率步进的情况下获得低相位噪声的目的。

副锁相环的输出信号频率为8GHz，采用的锁相环芯片是Hittite公司的数字锁相环HMC440（鉴相器），鉴相频率取100MHz，反馈分频比N＝80（HMC440数字分频比为20，外置分频器分频比为4是通过分频器HMC365S8G产生）。HMC440在其鉴相频率为100MHz时，其鉴相器底噪为－153dBc/Hz10kHz(即偏离载波10kHz处PN_TOT＋10 lgF_PFD＝－153dBc/Hz)。根据公式（1），副锁相环能够获得的带内残留相位噪声是（离载波10kHz处）：

PN_SYNTH ＝－153dBc/Hz ＋20lg80＝－115dBc/Hz

主锁相环的输出频率为8550MHz～8650MHz，采用的锁相环芯片是AD公司的ADF4106，鉴相频率取2MHz（内部的参考分频器的固定分频比取50），反馈到ADF4106的反馈频率为550MHz～650MHz（主锁相环输出频率值是8550～8650MHz，副锁相环输出频率值是8GHz，则通过混频器采用减法方式得到反馈频率为550MHz～650MHz），相应的反馈分频比N=RFOUT/FREF，所述RFPUT是参考频率，FREF鉴相频率，是N＝275～325。ADF4106BRU的芯片底噪为－219dBc/Hz。根据公式（1），主锁相环能够获得的带内残留相位噪声是（不考虑混频对相位噪声的影响，按反馈分频比最高N＝325计算）：

PN_SYNTH＝－219dBc/Hz＋10 lg（2×10⁶）＋20 lg 325＝－108.5dBc/Hz

而若采用图1所示的传统单环锁相的方案，经计算此时N=4275～4325，按N=4325并采用ADF4106BRU作为锁相环芯片来计算，锁相环的带内残留相位噪声为：

PN_SYNTH＝－219dBc/Hz＋10 lg（2×10⁶）＋20 lg 4325＝－86.0dBc/Hz

可见，本设计与传统方案相比，相位噪声理论上改善了22.5dB。

2.关键技术

1）频率错锁的避免

本文介绍的基于双环的X波段低相位噪声频率合成技术对主锁相环路的第一压控振荡器工作频段有一定的要求。我们以图2中的工程实例做说明，主锁相环路的反馈信号与副锁相环路产生的8GHz固定信号混频产生中频信号时，主锁相环路输出反馈信号高于或低于8GHz时都可得到要求的中频信号。即主锁相环路输出信号在8550MHz～8650MHz或7350MHz～7450MHz该双环频率合成器都可以锁定。为了避免频率错锁，主锁相环路需要选择工作频率高于7450MHz的压控振荡器，比如选择工作频率为8GHz～10GHz的压控振荡器。

2）低杂散的实现

本文介绍的基于双环的X波段低相位噪声频率合成器实现过程中需要使用到外置分频器、混频器。除了环路滤波器可改善的近端杂散信号外，设计过程中还需要做好射频反馈支路的隔离。

副锁相环路输出频率为8GHz，其射频反馈支路需经过除4分频。为降低分频后的信号泄露到输出信号端所产生的杂散电平（如除4分频产生的2GHz与输出信号进行混频产生6GHz及10GHz杂散信号），可以在副锁相环路的射频反馈支路采取耦合、衰减、高通滤波及放大等处理，可以将副锁相环路输出端与其射频反馈端的隔离度提高到70dB以上。

同样，主锁相环路压控振荡器的输出端和射频反馈支路间可以采取耦合、衰减及放大等处理提高其隔离度，改善杂散抑制。

此外，合理的电磁兼容设计也很重要。可以通过分腔、加强电源隔离等措施降低信号串扰引起的杂散信号。

本说明书中公开的所有特征，除了互相排斥的特征以外，均可以以任何方式组合。

本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims

1.一种频率合成器，包括晶体振荡器、副锁相环路，所述副锁相环路包括鉴相器、第一环路滤波器、第一压控振荡器、分频器，其特征在于还包括主锁相环路，所述主锁相环路包括锁相环芯片、第二环路滤波器、第二压控振荡器、混频器，所述锁相环芯片、第二环路滤波器、第二压控振荡器、混频器、锁相环芯片依次连接形成环路，所述晶体振荡器输出端分别与副锁相环路参考输入端、锁相环芯片的参考输入端连接，所述副锁相环路输出端与混频器另一输入端连接。

2.根据权利要求1所述的频率合成器，其特征在于所述主锁相环路还包括滤波器、放大器、第二耦合放大器，所述滤波器输入端与混频器输出连接，所述滤波器输出端与放大器输入端连接，所述放大器输出端与锁相环芯片的反馈输入端连接，所述第二耦合放大器输入端与第一压控振荡器输出端连接，所述第二耦合放大器输出端与混频器一输入端连接。

3.根据权利要求1所述的频率合成器，其特征在于所述副锁相环路还包括第一耦合放大器，所述第一耦合放大器输入端与第二压控振荡器输出端连接，第一耦合放大器输出端与分频器输入端连接。

4.根据权利要求1所述的频率合成器，其特征在于所述锁相环芯片是ADF4106BRU。

5.根据权利要求1所述的频率合成器，其特征在于所述第一压控振荡器、第二压控振荡器是HMC506LP4。

6.根据权利要求1所述的频率合成器，其特征在于所述鉴相器是HMC440。

7.根据权利要求1所述的频率合成器，其特征在于所述分频器是HMC365S8G。