CN113437967B - 基于时间误差放大器的低噪声毫米波锁相环频率综合器 - Google Patents
基于时间误差放大器的低噪声毫米波锁相环频率综合器 Download PDFInfo
- Publication number
- CN113437967B CN113437967B CN202110747568.XA CN202110747568A CN113437967B CN 113437967 B CN113437967 B CN 113437967B CN 202110747568 A CN202110747568 A CN 202110747568A CN 113437967 B CN113437967 B CN 113437967B
- Authority
- CN
- China
- Prior art keywords
- phase
- locked loop
- charge pump
- frequency
- time error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Abstract
Description
技术领域
本发明属于数模混合电路领域,涉及一种锁相环频率综合器结构,具体涉及一种基于时间误差放大器的低噪声毫米波锁相环频率综合器。
背景技术
随着5G通信技术的到来,无线通信系统对时钟源的噪声性能要求越来越高,低噪声时钟源是各种应用的先决条件;而锁相环频率综合器作为无线通信系统中常用时钟源,低噪声锁相环频率综合器成为研究重点。
目前,锁相环频率综合器主要有传统电荷泵锁相环频率综合器与亚采样锁相环频率综合器两大类;其中,亚采样锁相环结构极大地推进了对锁相环带内噪声抑制的研究,但是,由于亚采样鉴相器只具备鉴相功能,所以易受外界干扰导致失锁、误锁,且由于亚采样锁相环反馈回路中不存在N分频器,使得亚采样锁相环与Σ-Δ调制器不兼容,进而导致其难以实现高分辨率的小数分频;相反,传统电荷泵锁相环结构则能够实现高分辨率的小数分频,但其中电荷泵会恶化锁相环带内噪声,使传统电荷泵锁相环结构的应用受到极大的限制。
基于此,本发明在传统电荷泵锁相环频率综合器结构的基础上,提供一种新型锁相环频率综合器,在保证能够实现高分辨率的小数分频的同时,显著降低锁相环频率综合器的带内噪声。
发明内容
本发明的目的在于针对传统电荷泵锁相环频率综合器的噪声性能差的问题,提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器,通过在鉴频鉴相器(PhaseFrequency Detector,PFD)后端插入一级时间误差放大器(Time Amplifier,TA),用以克服传统电荷泵锁相环结构中电荷泵(Charge Pump,CP)恶化锁相环带内噪声的问题;同时,在反馈回路中保留分频器,以此与DSM技术相兼容,完成小数分频功能。
为实现上述目的,本发明采用的技术方案为:
一种基于时间误差放大器的低噪声毫米波锁相环频率综合器,包括:鉴频鉴相器(Phase Frequency Detector,PFD)、时间误差放大器(Time Amplifier,TA)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LF)、压控振荡器(Voltage ControlledOscillator,VCO)、分频器及Σ-Δ调制器(Delta-Sigma Modulator,DSM);其特征在于,所述鉴频鉴相器、时间误差放大器、电荷泵、环路滤波器与压控振荡器依次连接,晶振信号fin输入至鉴频鉴相器的晶相信号输入端,压控振荡器的输出信号fout作为锁相环频率综合器输出;同时,输出信号fout输入至分频器、并由分频器产生分频信号fdiv,分频信号fdiv分别输入至鉴频鉴相器的分频信号输入端与Σ-Δ调制器的时钟信号输入端,Σ-Δ调制器输出控制信号反馈至分频器的控制端。
从工作原理上讲:
其中,K为时间误差放大器(TA)的时间误差放大增益;
基于此,电荷泵(CP)贡献到锁相环输出信号fout的噪声传递函数为:
其中,G为锁相环环路增益,Icp/2π为电荷泵增益;
由此可见,相较于传统电荷泵锁相环频率综合器,本发明提供的低噪声锁相环频率综合器能够有效将电荷泵贡献到输出端的噪声降低K倍,以此达到低噪声的设计目标。
综上,本发明的有益效果在于:
附图说明
图1为本发明中基于时间误差放大器的低噪声毫米波锁相环频率综合器的结构示意图。
图2为传统电荷泵锁相环频率综合器与本发明中低噪声毫米波锁相环频率综合器的相位噪声对比图。
具体实施方式
下面结合附图和实施例对本发进行详细说明。
本实施例提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器10,其结构如图1所示,其中,fin为晶振信号,fout为经锁相环倍频后的输出信号;具体包括:鉴频鉴相器101(Phase Frequency Detector,PFD)、时间误差放大器102(Time Amplifier,TA)、电荷泵103(Charge Pump,CP)、环路滤波器104(Loop Filter,LF)、压控振荡器105(VoltageContro lled Oscillator,VCO)、分频器107及Σ-Δ调制器106(DSM);其中,输入信号fin连接到PFD101的晶振信号输入端,PFD 101输出信号连接到TA 102输入端、并通过TA 102产生输出信号/>信号/>连接至CP 103输入端口、通过CP 103产生输出电流信号并连接至LF 104转换为电压信号,由所述电压信号控制VCO 105的振荡频率fout;同时,fout连接至分频器107、并通过分频器107产生分频后的信号fdiv,信号fdiv分别连接至PFD 101的分频器信号输入端与DSM模块106的时钟信号输入端,DSM模块106产生相应的控制信号反馈至分频器107的控制端口,以实现小数分频功能。
在上述的低噪声锁相环结构中,由于TA可将PFD产生的信号fin与信号fdiv的相位差信号放大K倍产生信号/>因此CP内部产生的电流噪声传递至锁相环输出的传递函数将被抑制K倍,如公式(2)所示;因此可实现将CP噪声从锁相环输出噪声降低乃至消除的效果。
对本实施例中低噪声毫米波锁相环频率综合器与传统电荷泵锁相环频率综合器的相位噪声进行对比,结果如图2所示;其中,传统电荷泵锁相环频率综合器与本实施例中低噪声锁相环频率综合器使用完全相同的模块组成,区别在于令TA的增益降低为1(K=1),即可使本实施例中提出的低噪声锁相环结构退化为传统电荷泵锁相环结构;本实施例中采用的各模块具体环路参数如下表所示:
其中,R、C1、C2为环路滤波器参数;N为分频器的分频比;Icp为电荷泵电流;Kvco为VCO电压/频率转换增益;输入晶振信号噪声数据来源于ABLJO-V-200MHz商用晶振芯片数据手册;VCO噪声数据来源于仿真结果。
由图2可见,本实施例中所提供的基于时间放大器TA的低噪声毫米波锁相环频率综合器能够显著降低锁相环输出信号的带内噪声,且满足式(2)中将带内噪声降低20logK=26dB的规律,与理论分析相符。
以上所述,仅为本发明的具体实施方式,本说明书中所公开的任一特征,除非特别叙述,均可被其他等效或具有类似目的的替代特征加以替换;所公开的所有特征、或所有方法或过程中的步骤,除了互相排斥的特征和/或步骤以外,均可以任何方式组合。
Claims (1)
1.一种基于时间误差放大器的低噪声毫米波锁相环频率综合器,包括:鉴频鉴相器(PFD)、时间误差放大器(TA)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)、分频器及调制器 (DSM);其特征在于,所述鉴频鉴相器、时间误差放大器、电荷泵、环路滤波器与压控振荡器依次连接,晶振信号f in 输入至鉴频鉴相器的晶相信号输入端,压控振荡器的输出信号f out 作为锁相环频率综合器输出;同时,输出信号f out 输入至分频器、并由分频器产生分频信号f div ,分频信号f div 分别输入至鉴频鉴相器的分频信号输入端与/>调制器的时钟信号输入端,/>调制器输出控制信号反馈至分频器的控制端;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110747568.XA CN113437967B (zh) | 2021-07-02 | 2021-07-02 | 基于时间误差放大器的低噪声毫米波锁相环频率综合器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110747568.XA CN113437967B (zh) | 2021-07-02 | 2021-07-02 | 基于时间误差放大器的低噪声毫米波锁相环频率综合器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113437967A CN113437967A (zh) | 2021-09-24 |
CN113437967B true CN113437967B (zh) | 2023-07-07 |
Family
ID=77758514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110747568.XA Active CN113437967B (zh) | 2021-07-02 | 2021-07-02 | 基于时间误差放大器的低噪声毫米波锁相环频率综合器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113437967B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005318122A (ja) * | 2004-04-27 | 2005-11-10 | Nippon Precision Circuits Inc | チャージポンプ回路及びこのチャージポンプ回路を用いたpll回路 |
CN101218745A (zh) * | 2005-07-14 | 2008-07-09 | 慧国(上海)软件科技有限公司 | 频率合成器的自适应性频率校正器 |
CN201467129U (zh) * | 2009-08-03 | 2010-05-12 | 中国电子科技集团公司第五十四研究所 | 一种中低速准同步复接装置 |
CN105634481A (zh) * | 2015-12-25 | 2016-06-01 | 中国科学技术大学先进技术研究院 | 一种应用于分数分频锁相环的低杂散线性化电路结构 |
US9496880B1 (en) * | 2015-08-14 | 2016-11-15 | Qualcomm Incorporated | Fully differential charge pump with switched-capacitor common-mode feedback |
CN107395166A (zh) * | 2017-07-18 | 2017-11-24 | 中国电子科技集团公司第二十四研究所 | 基于延迟锁相的时钟占空比稳定电路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101409554B (zh) * | 2007-10-11 | 2012-05-16 | 北京朗波芯微技术有限公司 | 用于电荷泵锁相环的环路滤波电路 |
CN204425321U (zh) * | 2015-03-26 | 2015-06-24 | 成都爱洁隆信息技术有限公司 | 一种用于小数分频锁相环中集成dac的电荷泵 |
CN109981100A (zh) * | 2019-03-08 | 2019-07-05 | 电子科技大学 | 一种嵌入混频器的低相位噪声锁相环结构 |
-
2021
- 2021-07-02 CN CN202110747568.XA patent/CN113437967B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005318122A (ja) * | 2004-04-27 | 2005-11-10 | Nippon Precision Circuits Inc | チャージポンプ回路及びこのチャージポンプ回路を用いたpll回路 |
CN101218745A (zh) * | 2005-07-14 | 2008-07-09 | 慧国(上海)软件科技有限公司 | 频率合成器的自适应性频率校正器 |
CN201467129U (zh) * | 2009-08-03 | 2010-05-12 | 中国电子科技集团公司第五十四研究所 | 一种中低速准同步复接装置 |
US9496880B1 (en) * | 2015-08-14 | 2016-11-15 | Qualcomm Incorporated | Fully differential charge pump with switched-capacitor common-mode feedback |
CN105634481A (zh) * | 2015-12-25 | 2016-06-01 | 中国科学技术大学先进技术研究院 | 一种应用于分数分频锁相环的低杂散线性化电路结构 |
CN107395166A (zh) * | 2017-07-18 | 2017-11-24 | 中国电子科技集团公司第二十四研究所 | 基于延迟锁相的时钟占空比稳定电路 |
Non-Patent Citations (2)
Title |
---|
Design of a wide output range and reduced current mismatch charge pump PLL with improved performance;Monika Bhardwaj等;《2016 International Conference on Advances in Computing, Communications and Informatics (ICACCI)》;2644-2647 * |
低杂散、低相噪的电荷泵锁相环设计;蒲明臻等;《固体电子学研究与进展》;第41卷(第4期);285-290 * |
Also Published As
Publication number | Publication date |
---|---|
CN113437967A (zh) | 2021-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101515737B1 (ko) | 2 포인트 변조 디지털 위상 고정 루프 | |
US6414555B2 (en) | Frequency synthesizer | |
US7482883B2 (en) | Gain normalization of a digitally controlled oscillator in an all digital phase locked loop based transmitter | |
US7274231B1 (en) | Low jitter frequency synthesizer | |
US8587352B2 (en) | Fractional-N phase locked loop | |
US20080130816A1 (en) | Serializer deserializer circuits | |
CN105577178A (zh) | 一种宽带低相位噪声Sigma-Delta锁相环 | |
CN110808735B (zh) | 一种快速频率锁定的数模混合锁相环 | |
US8391419B2 (en) | Circuit for recovering an output clock from a source clock | |
CN113541678A (zh) | 一种双环混频锁相电路、装置及锁相方法 | |
CN113437967B (zh) | 基于时间误差放大器的低噪声毫米波锁相环频率综合器 | |
CN213637720U (zh) | 超宽带细步进快速跳频源 | |
Hung et al. | A noise filtering technique for fractional-$ N $ frequency synthesizers | |
CN111835340B (zh) | 一种细步进宽带pll驱动pll的双环频率源 | |
CN115149906A (zh) | 基于模拟反馈的占空比矫正的倍频器 | |
CN115001489A (zh) | 一种低噪声毫米波小数分频综合器锁相环结构 | |
CN114584137A (zh) | 一种相噪抵消高带宽单点调制小数锁相环架构 | |
CN212413138U (zh) | 锁相环电路 | |
Kim et al. | A Design of Charge Pump for Low Noise Phase-Locked Loops using Clock Quadrature | |
CN213426145U (zh) | 一种具有高电源噪声抑制比的锁相环电路 | |
CN114826257B (zh) | 小数-n分频锁相环及系统 | |
US11764795B2 (en) | Fractional phase locked loop (PLL) with digital control driven by clock with higher frequency than PLL feedback signal | |
CN116647233B (zh) | 一种降低不同分频比相位差的多模分频器、锁相环及芯片 | |
CN116094527B (zh) | 消除游走杂散的积分差分调制器 | |
CN202455335U (zh) | 一种低噪声高分辨率小数分频合成器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |