CN105024701A - 一种用于杂散抑制的分频比调制器 - Google Patents

Abstract

本发明属于信号源领域，具体公开了一种用于杂散抑制的分频比调制器。所述分频比调制器包括：多级累加器和多个反馈寄存器，被配置为用于对输入的小数频率进行累加；多个缓冲寄存器，被配置为用于接收各级累加器的进位；误差消除模块，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；加法器一，被配置为用于将误差消除模块产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；同步触发器，被配置为用于接收所述分频比并控制分频器；反馈寄存器、缓冲寄存器和误差消除模块由时钟信号一驱动，每个时钟信号一对应一个时钟周期；同步触发器由时钟信号二驱动。本发明利于减少分频比输出的亚稳态，减少杂散和相位噪声。

Description

一种用于杂散抑制的分频比调制器

技术领域

本发明属于信号源领域，涉及一种用于杂散抑制的分频比调制器。

背景技术

随着现代雷达和无线电通信技术等的发展，各种电子设备对其内部应用或系统测试使用的频率合成器不断提出更高的要求,其中重要的一点就是要有极高的频率分辨率和优良的相位噪声。如用于计量定标的高性能合成信号发生器通常就要求其频率合成器的输出频率分辨率达到赫兹量级甚至更高。为满足系统对高频率分辨率低噪声的要求，小数频率合成技术近年来得到了很多应用。然而由于对环路反馈分频比的控制，必然会产生相位扰动和寄生信号,带来严重的小数杂散。其中，∑-Δ调制技术具有抑制杂散和相位噪声的能力。但是从国外推出的小数频率合成器集成芯片的技术指标来看，其频率分辨率、相位噪声和杂散抑制等都难以满足高品质信号源的要求。锁相式小数分频频率合成器以在同样的参考频率下实现更高的频率分辨率的优点逐渐取代了传统的整数分频频率合成器。然而在现有的技术条件下，还无法实现小数分频，只能用可变整数分频器采用一种平均的方法来实现小数分频的功能。但这种平均式小数分频器本身存在一定缺陷：当环路锁定时，输入到鉴相器两端信号的频率之间存在一定的相位差，然而这个相位差会随着时间不断的积累，当相位差正好为2π时，会进入另外一个循环周期，由于相位误差信号是一个周期的阶梯型电压，其中的低频分量不受环路滤波器的影响直接调制在VCO上，使得VCO输出信号产生很大杂散。

∑-Δ调制技术类似于一种抖动技术，通过控制分频器的分频比，打乱控制序列原有的周期性，从而达到消除杂散的目的，同时具有噪声整形的能力，能通过过采样将低频噪声能量推移到高频，使得频率合成器带内相位噪声大大降低。目前小数分频调制采用ASIC芯片和基于FPGA的∑-Δ调制器的传统的技术方案如图1所示。其中，EFM为误差反馈调制器，Z^-1为延迟单元。然而，上述传统的技术方案存在如下问题：(1)、目前∑-Δ调制器多采用ASIC芯片，设计周期长，成本高，小数频率精度不高，功能单一，无法进行调频调相等功能；(2)基于FPGA的∑-Δ调制器由于内部时钟抖动和电路延迟等原因，输出分频比存在不稳定状态，造成输出信号杂散和相位噪声恶化，无法发挥出调制器全部的功能。

发明内容

针对现有技术中存在的上述技术问题，本发明提出了一种用于杂散抑制的分频比调制器，其采用如下技术方案：

一种用于杂散抑制的分频比调制器，包括：

多级累加器和多个反馈寄存器，被配置为用于对输入的小数频率进行累加；

多个缓冲寄存器，被配置为用于接收各级累加器的进位；

误差消除模块，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；

加法器一，被配置为用于将误差消除模块产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；

同步触发器，被配置为用于接收所述分频比并控制分频器；

反馈寄存器、缓冲寄存器和误差消除模块由时钟信号一驱动，每个时钟信号一对应一个时钟周期；同步触发器由时钟信号二驱动，时钟信号二的频率为时钟信号一的频率2～4倍。

进一步，所述累加器的级数与反馈寄存器的个数相同，且等于小数部分的位数。

进一步，所述累加器的级数为3级或4级。

进一步，定义所述累加器的级数为N，N为正整数；输入的小数频率作为第1级累加器的一个输入；第i级累加器的输出一路作为第i+1级累加器的一个输入，另一路经过反馈寄存器反馈至第i级累加器的输入端并作为该第i级累加器的另一个输入，其中，1≤i≤N-1；第N级累加器的输出通过反馈寄存器反馈至第N级累加器的输入端并作为第N级累加器的另一个输入。

进一步，误差消除模块包括加法器二和延迟寄存器，各级累加器进位信号的运算在加法器二中完成，延迟寄存器为累加器的进位信号提供一个时钟周期延迟；定义所述累加器的级数为N，N为正整数；第i级误差消除数据的产生，由第i级累加器的进位信号加上第i+1级累加器的进位信号，再减去第i+1级累加器进位信号经过一个时钟周期延迟之后的信号得到；其中，1≤i≤N-1；第1级误差消除数据与整数频率矢量求和得到当前时钟周期输入到分频器的分频比。

进一步，时钟信号一由分频器产生；时钟信号二为参考时钟信号。

与现有技术相比，本发明具有如下优点：

1、本发明采用基于FPGA的∑-Δ调制器，成本大大降低、周期降低、小数分频精度和功能设计灵活，可添加调频调相功能；2、本发明采用缓冲寄存器和分频比输出同步触发器克服其缺点，减少了分频比输出的亚稳态，减少了杂散和相位噪声。

附图说明

图1为现有技术中小数分频调制器的电路结构框图；

图2为本发明中一种用于杂散抑制的分频比调制器的电路结构框图；

其中，1-累加器，2-反馈寄存器，3-缓冲寄存器，4-误差消除模块，5-加法器二，6-延迟寄存器，7-加法器一，8-同步触发器。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

结合图2所示，一种用于杂散抑制的分频比调制器，包括：

多级累加器1和多个反馈寄存器2，被配置为用于对输入的小数频率进行累加；

多个缓冲寄存器3，被配置为用于接收各级累加器1的进位，实现累加器1的1bit量化；

误差消除模块4，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；

加法器一7，被配置为用于将误差消除模块4产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；

同步触发器8，被配置为用于接收所述分频比并控制分频器；

反馈寄存器2、缓冲寄存器3和误差消除模块4由时钟信号一CLK0驱动，每个时钟信号一CLK0对应一个时钟周期；

同步触发器8由时钟信号二CLK1驱动，时钟信号二的频率为时钟信号一的频率2～4倍。

优选地，当时钟信号二CLK1的频率为时钟信号一CLK0的频率两倍时，达到很好杂散和噪声抑制效果。时钟信号一由分频器产生；时钟信号二为抖动很小的参考时钟信号。

在各级累加器1和误差消除模块4中间插入缓冲寄存器3，将累加器1进位缓存一个周期，有利于降低运算过程中的延迟和抖动。

小数部分是4～48位的二进制数，具体位数由系统所要求的频率分辨率决定。

整数部分为4-16位的二进制数，具体位数由系统要求的分频比决定(比如鉴相频率为50M，输出频率为10G，那么整数N为200)。

累加器1的级数与反馈寄存器2的个数相同，且等于小数部分的位数。具体的，

定义累加器1级数为N，N为正整数；输入的小数频率作为第1级累加器的一个输入；第i级累加器的输出一路作为第i+1级累加器的一个输入，另一路经过反馈寄存器反馈至第i级累加器的输入端并作为该第i级累加器的另一个输入，其中，1≤i≤N-1；第N级累加器的输出通过反馈寄存器反馈至第N级累加器的输入端作为第N级累加器的另一个输入。

累加器1的级数越高对杂散和噪声的抑制效果越好，同时系统也越不稳定，因此，具体级数由锁相环闭特性决定。本发明中累加器的级数可采用3级或4级。

具体的，误差消除模块4的结构组成：误差消除模块4包括加法器二5和延迟寄存器6；各级累加器进位信号的运算在加法器二5中完成，延迟寄存器6为累加器的进位信号提供一个时钟周期延迟；定义所述累加器的级数为N，N为正整数；第i级误差消除数据的产生，由第i级累加器的进位信号加上第i+1级累加器的进位信号，再减去第i+1级累加器进位信号经过一个时钟周期延迟之后的信号得到；其中，1≤i≤N-1；第1级误差消除数据与整数频率矢量求和得到当前时钟周期输入到分频器的分频比。

当然，上述误差消除模块4的具体结构仅仅是示例性的，并不作为对本发明的限制，本发明中误差消除模块4还可以采用现有技术中已有的误差消除模块。

由于最初的小数频率F经过数字逻辑运算过程中必然产生不规律的延迟和抖动，因此与整数频率N运算得到的分频比存在很多不稳定状态，这些信号如果直接控制分频器，将会造成不规律的相位延迟，最终会很大程度上恶化相位噪声和杂散，本发明通过加入同步触发器8以减小不稳定状态，抑制噪声和杂散，此同步触发器8由CLK1驱动，将控制分频比的4～16位数字送入分频器。在此小数分频的基础上还可以方便的添加调频调相的功能。

当然，以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的教导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。

Claims (6)

1.一种用于杂散抑制的分频比调制器，其特征在于，包括：

多级累加器和多个反馈寄存器，被配置为用于对输入的小数频率进行累加；

多个缓冲寄存器，被配置为用于接收各级累加器的进位；

误差消除模块，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；

加法器一，被配置为用于将误差消除模块产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；

同步触发器，被配置为用于接收所述分频比并控制分频器；

反馈寄存器、缓冲寄存器和误差消除模块由时钟信号一驱动，每个时钟信号一对应一个时钟周期；同步触发器由时钟信号二驱动，时钟信号二的频率为时钟信号一的频率2～4倍。

2.根据权利要求1所述的一种用于杂散抑制的分频比调制器，其特征在于，所述累加器的级数与反馈寄存器的个数相同，且等于小数部分的位数。

3.根据权利要求1所述的一种用于杂散抑制的分频比调制器，其特征在于，所述累加器的级数为3级或4级。

4.根据权利要求1所述的一种用于杂散抑制的分频比调制器，其特征在于，定义所述累加器的级数为N，N为正整数；输入的小数频率作为第1级累加器的一个输入；第i级累加器的输出一路作为第i+1级累加器的一个输入，另一路经过反馈寄存器反馈至第i级累加器的输入端并作为该第i级累加器的另一个输入，其中，1≤i≤N-1；第N级累加器的输出通过反馈寄存器反馈至第N级累加器的输入端并作为第N级累加器的另一个输入。

5.根据权利要求1所述的一种用于杂散抑制的分频比调制器，其特征在于，误差消除模块包括加法器二和延迟寄存器，各级累加器进位信号的运算在加法器二中完成，延迟寄存器为累加器的进位信号提供一个时钟周期延迟；定义所述累加器的级数为N，N为正整数；第i级误差消除数据的产生，由第i级累加器的进位信号加上第i+1级累加器的进位信号，再减去第i+1级累加器进位信号经过一个时钟周期延迟之后的信号得到；其中，1≤i≤N-1；第1级误差消除数据与整数频率矢量求和得到当前时钟周期输入到分频器的分频比。

6.根据权利要求1所述的一种用于杂散抑制的分频比调制器，其特征在于，时钟信号一由分频器产生；时钟信号二为参考时钟信号。