CN103414469A - 一种rfid小数分频pll技术 - Google Patents

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苏少爽
王雪松
游平
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Abstract

本发明公开了一种RFID小数分频PLL技术，包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，小数累加器和小数寄存器相连。由于所述RFID小数分频PLL技术采用在鉴相器后面增加一个加法器，在分频器之前增加脉冲删除电路，具有低N值、低噪音，降低杂散水平的优点。

Description

一种RFID小数分频PLL技术
技术领域
本发明涉及一种RFID小数分频PLL技术。
背景技术
锁相环作为时钟发生器在现阶段S O C芯片中的应用越来越广泛，高精度、低功耗的锁相环得到了更大的发展。然而，由于传统整数型锁相环电路本身的特点，它的输出频率的解析度较低，无法满足一些需要高解析度输出频率的系统要求。在射频微波收发器中往往需要使用锁相环，在现有技术中，经常采用粗调和细调相结合的方法将锁相环的输出频率锁定在参考频率上。而且锁相环频率的数字频段调节时间较长，一是没有充分利用锁相环中鉴相器的频率比较高的特点，二是在数字频段粗调过程中，没有配合二分查找法的特点，比较精度保持不变。在这个情况下，小数分频的锁相环由于输出频率解析度很高而得到了广泛的应用。而现有的小数N分频PLL的缺点是杂散水平较高，平均分频是正确的，但瞬时分频是错误的。因此，PFD和电荷泵会不断地试图校正瞬时相位误差。提供求平均值功能的调制器会承受繁重的数字运算活动，从而在输出处产生杂散成分。数字噪声加上电荷泵的匹配不精确性，导致杂散水平高于大多数通信标准的容许水平。
发明内容
本发明要解决的技术问题是提供一种低N值、低噪音，降低杂散水平的RFID小数分频PLL技术。
为解决上述问题，本发明采用如下技术方案：一种RFID小数分频PLL技术，包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，所述鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，所述可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，所述小数累加器和小数寄存器相连。
作为优选，所述相位寄存器与脉冲删除电路相连，所述分频器为小数N程序分频器。
作为优选，所述兼容器为数字模拟转换器。
本发明RFID小数分频PLL技术的有益效果是：由于所述RFID小数分频PLL技术采用在鉴相器后面增加一个加法器，在分频器之前增加脉冲删除电路，具有低N值、低噪音，降低杂散水平的优点。
附图说明
图1为本发明RFID小数分频PLL技术的原理框图。
具体实施方式
参阅图1所示，一种RFID小数分频PLL技术，包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，小数累加器和小数寄存器相连。
所述相位寄存器与脉冲删除电路相连，所述分频器为小数N程序分频器，所述兼容器为数字模拟转换器。
完成小数_N分频通用的方法是采用一个相位累加器，图1中的上部分是一基。本单环锁相频率合成器，鉴相频率为fr，所不同的是鉴相器后面增加一个加法器，在N程序分频器之前增加脉冲删除电路。N和F值由微机控制。小数寄存器、加法器和相位寄存器决定了从VCO(压控振荡器)输出中删除脉冲的频繁程度。删除脉冲电路时每删除一个脉冲，VCO信号经N分频后输出电压就产生一个相移，以致使鉴相器输出发生一次跳变。整个过程中鉴相器输出是一个阶梯电压，假如这阶梯电压直接加大到VCO，对VCO进行频率调整，则合成器的输出频谱显然十分差的。为了获得良好的输出频谱，必须消除该阶梯电压的影响。相位寄存器中含有分频比的小数部分F的信息，该信息在DAC中变换成一个模拟信号，即与鉴相器输出级的阶梯电压的极性恰好相反的阶梯电压，两者通过加法器相消，当环路达到稳态后，两个极性相反的阶梯电压相加后，得到所需的直流电平，这样就达到既完成小数分频，又改善信号频谱的目的。
要求环路输出频率fo＝5.3fr，参考信号Ur的10个周期正好等于输出电压Uo的53个周期，则环路便完成5.3倍频。在分频过程中，第一个参考周期内，上面环路以N＝5分频工作，累加器加进小数F＝0.3，并记忆：第二个第三参考周期内，环路仍以N＝5分频工作，累加器存数从0.3递增到0.6，再递增到0.9；第四个参考周期内，累加器存数再递增到0.3，使OVF溢出一次，控制脉冲删除电路在Uo中删去一个脉冲，然后环路仍以N＝5分频工作，累加器存数在溢出之后存有余数为0.2；再经过三个参考周期，在第七个参考周期又溢出一次，并存有余数为0.1；再经过三个参考周期，在第十个参考周期再溢出一次，存有余数为0，并复位到是初始状态。这样经过10个参考周期完成一次循环，OVF共溢出三次，删除3个脉冲，因此在10参考周期内，VCO共有10×5十3＝53个脉冲，这便完成了N.F＝5.3小数_N分频。
本发明RFID小数分频PLL技术的有益效果是：由于所述RFID小数分频PLL技术采用在鉴相器后面增加一个加法器，在分频器之前增加脉冲删除电路，具有低N值、低噪音，降低杂散水平的优点。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (3)

1.一种RFID小数分频PLL技术，其特征在于：包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，所述鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，所述可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，所述小数累加器和小数寄存器相连。
2.根据权利要求1所述的一种RFID小数分频PLL技术，其特征在于：所述相位寄存器与脉冲删除电路相连，所述分频器为小数N程序分频器。
3.根据权利要求1所述的一种RFID小数分频PLL技术，其特征在于：所述兼容器为数字模拟转换器。
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