CN1890881A - △－σ型分数分频pll频率合成器 - Google Patents

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佐伯高晴
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    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Abstract

本发明的目的在于降低Δ－∑型分数分频PLL频率合成器的寄生。作为所述Δ－∑型分数分频PLL频率合成器的结构，设置第1和第2L值累加器(31、30)，利用加法器(29)求出第1和第2L值累加器(31、30)的溢出信号(16、17)的差值，利用加法器(29)的输出信号切换可使分频比在M、M+1、M－1之间切换的可变分频器(2)的分频比。由此，可以将由于第1和第2L值累加器(31、30)的动作噪声而引起的寄生的频率向比现有技术高的频率成分移动，并利用环路滤波器(低通滤波器)(5)将该频率成分除去。

Description

Δ-∑型分数分频PLL频率合成器
技术领域
本发明涉及能够减小寄生输出的Δ-∑型分数分频PLL频率合成器。特别涉及有可能对现有技术进行特性改善的Δ-∑型分数分频PLL频率合成器。
背景技术
图3示出现有技术的Δ-∑型分数分频PLL频率合成器的方框图。该Δ-∑型分数分频PLL频率合成器将从温度补偿振荡器(TCXO)7输出的基准信号fref施加给相位比较器(PD)3的一个输入端子。此外，压控振荡器(VCO)1的输出信号fo通过可变分频器2A分频后，作为信号fdiv输出。从可变分频器2A输出的信号fdiv施加给相位比较器3的另一个输入端子。由此，可以利用相位比较器(PD)3检测基准信号fref和信号fdiv之间的相位差。而且，从相位比较器3向充电泵电路(CP)4送出具有与基准信号fref和信号fdiv之间的相位差相对应的脉冲宽度的电压脉冲。
与相位比较器3输出的电压脉冲相对应，从充电泵电路4输出成为电流的放出、吸入或高阻(Hi-Z)状态中的某一种状态的充电泵输出电流Icp。该充电泵输出电流Icp经由低通滤波器构成的环路滤波器5平滑后，进而变换成电压，并作为控制电压输入到压控振荡器1。
压控振荡器1的输出信号fo如上所述，经可变分频器2A分频后，作为比较信号fdiv，反馈给相位比较器3。
因此，若设可变分频器2A的分频比为[M+(K/L)]，基准信号fref的频率为fref，则压控振荡器1的输出信号fo的频率(为方便起见，使用和输出信号fo相同的符号fo来表示频率)可由下式表示：
fo＝[M+(K/L)]×fref                          …(1)
这里，M、K、L：正整数
M：整数部分频比
K/L：小数部分频比
可变分频器2A具有输入整数部分频比M的值8的整数分频比输入端子、和输入使分频比从M变成M+1的信号的分频比切换端子。利用该结构，可以使分频比切换成M或M+1。而且，只有当分频比切换端子被输入了分频比切换信号时，才使分频比变成M+1。由此，可以实现平均的分频比[M+(K/L)]。
上述分频比的变化可以通过构成Δ-∑部的L值累加器11来实现。具体地说，L值累加器11的溢出信号9输入到可变分频器2A的分频比切换端子。由此，只有当L值累加器11产生溢出信号9时，可变分频器2A的分频比才变成(M+1)。由此，可以实现平均的分频比[M+(K/L)]。
L值累加器11在累加值变成L时，会产生溢出信号9。该L值累加器11具体地说由如下部分构成：将K值15作为其一个输入的L值加法器12；和将本身的保持值、即数据锁存器输出14作为另一个输入施加给L值加法器12的数据锁存器13。该数据锁存器13利用基准信号fref或信号fdiv来保持L值加法器12的累加输出10。
通过上述那样的结构，该L值累加器11利用和基准信号fref或信号fdiv相等的时钟信号，使输出值按照增量值K增加。而且，当L值加法器12溢出时，分频比变成M+1。当不产生溢出信号9时，分频比保持为M不变(例如，参照非专利文献1)。
这里，使用图4说明Δ-∑部的工作原理。图4示出当分频比为K/L＝1/8时的基准信号fref、输入到加法器12的K值15、数据锁存器12的输出14、加法器12的输出10、溢出信号9和可变分频器2A的分频比。
在分数分频PLL频率合成器中，使普通的可变分频器2A的分频比随时间变化，作为其平均值，实现分数值的分频比。若将基准信号fref的1个周期＝1/fref作为1个时钟时间，则在L个时钟时间(期间T)之间，分频比只有1次从M变化成M+1。这时，期间T内的分频比的平均值可由M+(1/L)来表示。该分数部分的项(1/L)可以考虑扩展为(K/L)，通过设K＝1、2、3…，可以按(1/L)的步长来设定分频比。
此外，一般都知道，通过将多个Δ-∑电路连接起来形成‘MASH’，可以改善Δ-∑电路的噪声特性(例如，参照非专利文献2)。
专利文献1：特开2000-052044号公报
专利文献2：特开平5-500894号公报
非专利文献1：电子情报通信学会论文志C-1 Vol.J76-C-1NO11pp.445-4521993年11月使用了分数分频方式的高速频率切换频率合成器
非专利文献2：IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.24，NO.4，AUGUST1989 pp.696“A 17-bitOversampling D-to-A Conversion Technology Using Multistage NoiseShaping”
非专利文献3：IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.38，NO.5，MAY2003 pp.782“A 17-mW Transmitterand Frequency Synthesizer for 900-MHz GSM Fully Integrated in0.35-μm CMOS”
但是，在上述现有技术的结构中，主要因为下面所示的(a)、(b)、(c)的一些原因，在从压控振荡器1的输出信号fo失调了Δf＝fref×(K/L)的频率上发生寄生(spurious)。
(a)溢出信号9的周期性
(b)向L值累加器11的周期动作噪声的充电泵电路4等泄漏
(c)小数部分的分频比(K/L)为1/2n的情形
对于(a)，如非专利文献2所示那样，通过对L值累加器11进行多级连接，可以从原理上解决问题。
但是，在因(b)的原因产生的寄生中，对于Δf较小(接近压控振荡器1的输出信号fo的频率)的寄生、即通过环路滤波器5不能使其衰减的低频寄生，则毫无办法。
此外，对于(c)，原理上存在容易产生寄生的问题。
发明内容
因此，本发明的目的在于提供一种Δ-∑型分数分频PLL频率合成器，能够使起因于L值累加器的周期动作噪声的寄生，特别是采用现有的环路滤波器不能除去的低频寄生充分衰减。
本发明的Δ-∑型分数分频PLL频率合成器包括：压控振荡器(1)；分频比可在M(M是正整数)、M+1、M-1之间切换，并对压控振荡器(1)的输出信号fo进行分频的可变分频器(2)；对可变分频器(2)的输出信号fdiv和基准信号fref进行相位比较的相位比较器(3)；将相位比较器(3)的输出信号平滑后再反馈给压控振荡器(1)的滤波器(5)；对值K1(18)(K1是整数)进行累加的第1L(L是正整数)值累加器(31)；对值K2(19)(K2是整数)进行累加的第2L值累加器(30)；从第1L值累加器(31)的溢出信号(16)中减去第2L值累加器(30)的溢出信号(17)的加法器(29)。
而且，该Δ-∑型分数分频PLL频率合成器的值K1(18)和K2(19)满足K1-K2＝K，且设定为绝对值比值K(K是正整数)大的值，加法器(29)的输出信号作为分频比切换信号施加给可变分频器(2)。由此，当加法器(29)的输出信号为零时，可变分频器(2)的分频比设定为M。当加法器(29)的输出信号为正值时，可变分频器(2)的分频比设定为(M+1)。当加法器(29)的输出信号为负值时，可变分频器(2)的分频比设定为(M-1)。因此，可变分频器(2)的平均分频比变成M+(K/L)。
这里，第1L值累加器(31)例如由将值K1(18)(K1是正整数)作为其一个输入的第1L值加法器(22)、和将本身的保持值作为另一个输入施加给第1L值加法器(22)的第1数据锁存器(24)构成。第1数据锁存器(24)利用基准信号fref或可变分频器(2)的输出信号fdiv来保持第1L值加法器(22)的输出。
此外，第2L值累加器(30)例如由将值K2(19)(K2是正整数)作为其一个输入的第2L值加法器(23)、和将本身的保持值作为另一个输入施加给第2L值加法器(23)的第2数据锁存器(25)构成。第2数据锁存器(25)利用基准信号fref或可变分频器(2)的输出信号fdiv来保持第2L值加法器(23)的输出。
其次，说明上述Δ-∑型分数分频PLL频率合成器的作用。在因上述(b)的原因产生的寄生中，作为应对不能采用环路滤波器(5)使其发生衰减的低频寄生的办法，如图1所示，使用2个L值累加器(30、31)取代过去由1个构成的L值累加器(11)。而且，向第1L值累加器(31)和第2L值累加器(30)输入K1值(18)和K2值(19)(均为整数值)，该值K1(18)和值K2(19)相对于所期望的分数分频比数据K值(15)满足
K值(15)＝K1值(18)-K2值(19)               …(2)
例如，当设定K值(15)＝1时，设定能满足(2)式的值K1(18)＝5、值K2(19)＝4。
因此，第1L值累加器(31)和第2L值累加器(30)的动作噪声从现有技术中的诸如Δf＝fref×(1/L)的低频寄生向诸如Δf1＝fref×(5/L)和Δf2＝fref×(4/L)的高频成分移动。所以，因L值累加器(30、31)的周期动作噪声的原因而产生的寄生可以利用环路滤波器(5)使其几乎完全衰减。
此外，在上述本发明的Δ-∑型分数分频PLL频率合成器的结构中，若采用以下那样的结构，则可以得到具有2级或者2级以上的n级结构的Δ-∑型分数分频PLL频率合成器。即，该Δ-∑型分数分频PLL频率合成器在上述Δ-∑型分数分频PLL频率合成器的结构中，进而具有从第1L值累加器的输出值(具体地说，是第1L值加法器的输出值)中减去第2L值累加器的输出值(具体地说，是第2L值加法器的输出值)的第2加法器，并具有从第1级到第n级共n级的由第1L值累加器、第2L值累加器、第1加法器和第2加法器构成的Δ-∑部，还具有：对从第2级到第n级的各Δ-∑部的溢出信号分别进行从1次到n-1次微分的第1到第n-1的微分电路；将第1级的Δ-∑部的溢出信号和从第1到第n-1的微分电路的输出相加的第3加法器；和将第2加法器的输出值作为下一级的Δ-∑部的输入分配给2个值，其中该2个值的和等于第2加法器的输出值的分配器。
若按照本发明的Δ-∑型分数分频PLL频率合成器，设置第1和第2L值累加器，利用加法器求出第1和第2L值累加器的溢出信号的差值，利用加法器的输出信号使可变分频器的分频比切换为M、M+1或M-1。由此，可以使因第1和第2L值累加器的动作噪声引起的寄生的频率向比现有技术高的频率移动。结果，通过滤波器(低通滤波器)较容易地除去动作噪声，并可以降低寄生。
附图说明
图1是表示本发明实施例1的Δ-∑型分数分频PLL频率合成器结构的方框图。
图2是表示本发明实施例1的累加器各部分的信号及可变分频器的分频比随时间变化的时序图。
图3是表示Δ-∑型分数分频PLL频率合成器的现有技术的结构的方框图。
图4是表示Δ-∑型分数分频PLL频率合成器的现有技术中的累加器的各部分的信号以及可变分频器的分频比随时间变化的时序图。
图5是表示本发明实施例2的Δ-∑型分数分频PLL频率合成器结构的方框图。
图6是表示本发明实施例2的累加器各部分的信号及可变分频器的分频比随时间变化的时序图。
图7是表示本发明实施例3的Δ-∑型分数分频PLL频率合成器结构的方框图。
具体实施方式
下面，参照附图说明实施例。
实施例1
参照图1和图2说明本发明实施例1的Δ-∑型分数分频PLL频率合成器。
该Δ-∑型分数分频PLL频率合成器如图1所示，将从温度补偿振荡器(TCXO)7输出的基准信号fref施加给相位比较器(PD)3的一个输入端子。此外，压控振荡器(VCO)1的输出信号fo通过可变分频器2分频后，作为信号fdiv输出。从可变分频器2输出的信号fdiv施加给相位比较器3的另一个输入端子。由此，可以利用相位比较器(PD)3检测出基准信号fref和信号fdiv之间的相位差。而且，从相位比较器3向充电泵电路(CP)4送出具有与基准信号fref和信号fdiv之间的相位差相对应的脉冲宽度的电压脉冲。
与相位比较器3输出的电压脉冲相对应，从充电泵电路4输出成为电流的放出、吸入或高阻(Hi-Z)状态中的某一种状态的充电泵输出电流Icp。该充电泵输出电流Icp经由低通滤波器构成的环路滤波器5平滑后，进而变换成电压，并作为控制电压输入到压控振荡器1。
压控振荡器1的输出信号fo如上所述，经可变分频器2分频后，作为比较信号fdiv，反馈给相位比较器3。
因此，若设可变分频器2的分频比为[M+(K/L)]，基准信号fref的频率为fref，则压控振荡器1的输出信号fo的频率(为方便起见，使用和输出信号fo相同的符号fo来表示频率)可由下式表示：
fo＝[M+(K/L)]×fref                     …(3)
这里，M、K、L：正整数
M：整数部分频比
K/L：小数部分频比
可变分频器2具有输入整数部分频比M的值8的整数分频比输入端子、和输入使分频比从M变成M+1或M-1的信号的分频比切换端子。利用该结构，可以使分频比切换成M、M+1或M-1。具体地说，可变分频器2在平时，即在输入零值信号作为分频比切换信号时，分频比为M。此外，当向分频比切换端子输入正值信号作为分频比切换信号时，分频比变成(M+1)。当向分频比切换端子输入负值信号作为分频比切换信号时，分频比变成(M-1)。因此，可以实现平均的分频比M+(K/L)。
这样的分频比的变化可以通过构成Δ-∑部X1的L值累加器31、30和加法器29来实现。即，L值累加器31对值K1(18)(K1是整数)进行累加。L值累加器30对值K2(19)(K2是整数)进行累加。加法器29从L值累加器31的溢出信号16中减去L值累加器30的溢出信号17后再输出溢出信号9。
而且，值K1(18)和K2(19)分别满足K1-K2＝K，且设定为绝对值比值K(K是正整数)大的值。作为加法器(29)的输出信号的溢出信号9输入到分频比切换端子。
由此，当加法器29的溢出信号9为零时，可变分频器2的分频比设定为M。当加法器29的溢出信号9为正值时，可变分频器2的分频比设定为(M+1)。进而，当加法器29的溢出信号9为负值时，可变分频器2的分频比设定为(M-1)。因此，可变分频器2的平均分频比可以设定为M+(K/L)。
L值累加器31在累加值变成值L时产生溢出信号16。该L值累加器31具体地说由如下部分构成：将K1值18作为其一个输入的L值加法器22；和将本身的保持值、即数据锁存器输出20作为另一个输入施加给L值加法器22的数据锁存器24。该数据锁存器24利用基准信号fref或可变分频器2的输出信号fdiv来保持L值加法器22的加法输出26。该L值累加器31利用和基准信号fref或可变分频器2的输出信号fdiv相等的时钟信号，使加法输出值26按照K1值18逐次增加。
L值累加器30和上述L值累加器31一样，在累加值变成值L时产生溢出信号17。该L值累加器30具体地说由如下部分构成：将K2值19作为其一个输入的L值加法器23；和将本身的保持值、即数据锁存器输出21作为另一个输入施加给L值加法器23的数据锁存器25。该数据锁存器25利用基准信号fref或可变分频器2的输出信号fdiv来保持L值加法器23的加法输出27。该L值累加器30利用和基准信号fref或可变分频器2的输出信号fdiv相等的时钟信号，使加法输出值27按照K2值19逐次增加。
加法器28将L值加法器22、23的输出相加，产生加法输出10。该加法器输出10在使用本Δ-∑型分数分频PLL频率合成器构成高次Δ-∑型分数分频PLL频率合成器时使用。如果只限于图1的结构，则没有必要。
利用上述Δ-∑部X1的结构，当只有L值加法器22溢出时，分频比变成M+1，当只有L值加法器23溢出时，分频比变成M-1。此外，当L值加法器22、23都溢出时，或者当L值加法器22、23都不溢出时，分频比保持在M不变。
下面，参照图2详细说明Δ-∑部X1。图2示出分频比＝K/L＝1/8、K1＝5、K2＝4时的基准信号fref、K1值18、数据锁存器24的输出20、L值加法器22的加法输出26、溢出信号16、K2值19、数据锁存器25的输出21、L值加法器23的加法输出27、溢出信号17、加法器28的加法输出10、溢出信号9和可变分频器2的分频比。
L值累加器31如上所述，由L值加法器22和数据锁存器24构成，L值加法器22输入分数分频比K1值18和数据锁存器24的输出20，并输出溢出信号16；数据锁存器24输入L值加法器22的输出26和基准信号fref或fdiv。L值累加器30如上所述，由L值加法器23和数据锁存器25构成，L值加法器23输入分数分频比数据K2值19和数据锁存器25的输出21，并输出溢出信号17；数据锁存器25输入L值加法器23的输出27和基准信号fref或fdiv。
加法器28通过从L值加法器22的加法输出26中减去L值加法器23的加法输出27，从而输出加法输出10。加法器29通过从L值加法器22的溢出信号16中减去L值加法器23的溢出信号17，从而输出溢出信号9。
在现有技术的电路中，当设定fref＝200kHz、L＝8、K值(15)＝1时，因L值累加器11的周期动作噪声引起的寄生成分为
Δf＝200kHz×(1/8)＝25kHz
即，在从压控振荡器1的输出信号fo失调了25kHz的频率中产生了寄生。
另一方面，在本发明实施例1的结构中，当要进行和上述一样的设定时，例如，设定K1值18＝5、K2值19＝4。这里，K1值18和K2值19满足前述的(2)式，且设定为容许的最大值(绝对值比值K大的值)。由此，因L值累加器31和L值累加器30的周期动作噪声引起的寄生成分的失调频率Δf比现有技术中的失调频率高。因此，使用环路滤波器5使其发生衰减较为容易。
这里，通过数值来进行说明。因K1值(18)＝5、K2值(19)＝4的L值累加器31和L值累加器30的周期动作噪声引起的寄生成分的失调频率Δf1、Δf2分别如下：
Δf1＝200kHz×(5/8)＝125kHz
Δf2＝200kHz×(4/8)＝100kHz
即，寄生的失调频率向比现有技术的失调频率高的频率成分移动。因此，因L值累加器31和L值累加器30的周期动作噪声引起的寄生可以使用环路滤波器5大致使其完全衰减。
进而，在非专利文献3所示的现有技术中，对于K/L为某特定值时(例如1/2n)的分频比，低频寄生的成分多，而在本次的电路中，通过选择K1值18和K2值19均为1/2m之外的值，可以缓和低频寄生。
实施例2
参照图5说明本发明实施例2的高次Δ-∑型分数分频PLL频率合成器。
该高次Δ-∑型分数分频PLL频率合成器如图5所示，设置可以将分频比切换成M+3、M+2、M+1、M、M-1、M-2、M-3中的任何一个的可变分频器2B，以取代可变分频器2(实施例1，参照图1)。进而，为了生成可变分频器2B的分频比切换信号，而设置第1Δ-∑部X1、第2Δ-∑部X2、分配器51、微分器52和加法器53，以取代Δ-∑部X1(实施例1，参照图1)。其余的结构和图1的结构相同。
图5中的第1和第2Δ-∑部X1、X2具有和实施例1所示的部件(用符号X1表示)相同的结构。此外，分配器51是在实施例1所示的条件下分配向第2Δ-∑部X2输入的输入值K。向第2Δ-∑部X2输入的输入值K是第1Δ-∑部X1的加法输出10。即，加法输出10在分配器51中像下述那样进行分配，再向第2Δ-∑部X2输入。
分配器51将加法输出10分配给K3值33和K4值34。分配方法和实施例1一样，“K3”-“K4”＝“加法输出10”，且“K3”和“K4”都设定为绝对值比“加法输出10”的值大的值(整数)。但是，“K3”和“K4”都设定成绝对值比“加法输出10”的值大的值，是为了像前述那样避免当“K3”和“K4”的值较小时发生的低频寄生，所以“K3”和“K4”不必一定比“加法输出10”的值大。
作为第2Δ-∑部X2的输出的溢出信号54利用微分器52进行微分。接着，微分器52的输出在加法器53中与作为Δ-∑部X1的输出的溢出信号9相加。进而，加法器53的输出信号作为分频比切换信号施加给可变分频器2B。
这里，Δ-∑部X1、X2的溢出信号9、54如图2所示，例如按…0、+1、-1、+1、0…变化。若对其进行微分、即取连续的2个值的差，则可以得到…1、-2、+2、-1…。若将溢出信号9和溢出信号54的微分值相加，则在各值的组合中，加法结果的最大值变成+3，最小值变成-3。因此，可变分频器2B像上述那样，与从加法器53输入的加法结果相对应，将分频比切换成M+3、M+2、M+1、M、M-1、M-2、M-3中的任何一个值。
由此，在本发明的实施例2中，可以形成将多个Δ-∑电路连接起来的“MASH”，并可以得到和前述非专利文献2记载的效果相同的效果，有利于降低噪声。
再有，实施例2示出了2级结构的例子，但是，同样也可以像图7所示那样，考虑使用n个Δ-∑部X1～Xn的n级结构。结果，可以构成能得到低噪声、低寄生特性的Δ-∑型分数分频PLL频率合成器。在图7中，符号101表示分配器，符号102表示n-1个微分器，符号103表示加法输出。
本发明的Δ-∑型分数分频PLL频率合成器可以适用于要求具有能降低寄生效果的便携式电话机等移动通信机器等用途上。

Claims (4)

1.一种Δ-Σ型分数分频PLL频率合成器，其特征在于，包括：压控振荡器；分频比可在M、M+1、M-1之间切换并对所述压控振荡器的输出信号进行分频的可变分频器，其中M是正整数；对所述可变分频器的输出信号和基准信号进行相位比较的相位比较器；将所述相位比较器的输出信号平滑后再施加给所述压控振荡器的滤波器；对值K1进行累加的第1L值累加器，其中K1是整数，L是正整数；对值K2进行累加的第2L值累加器，其中K2是整数；以及从所述第1L值累加器的溢出信号中减去所述第2L值累加器的溢出信号的第1加法器，
所述值K1和K2满足K1-K2＝K，且设定为绝对值比值K大的值，所述第1加法器的输出信号作为分频比切换信号施加给所述可变分频器，由此，当所述第1加法器的输出信号为零时，所述可变分频器的分频比设定为M，当所述第1加法器的输出信号为正值时，所述可变分频器的分频比设定为(M+1)，当所述第1加法器的输出信号为负值时，所述可变分频器的分频比设定为(M-1)，其中K是整数。
2.权利要求1记载的Δ-Σ型分数分频PLL频率合成器，其特征在于：第1L值累加器由如下部分构成：将值K1作为一个输入的第1L值加法器；和第1数据锁存器，利用所述基准信号或所述可变分频器的输出信号来保持所述第1L值累加器的输出，并将保持值作为另一个输入施加给所述第1L值加法器，第2L值累加器由如下部分构成：将值K2作为一个输入的第2L值加法器；和第2数据锁存器，利用所述基准信号或所述可变分频器的输出信号保持所述第2L值加法器的输出，并将保持值作为另一个输入施加给所述第2L值加法器，其中K1是整数，K2是整数。
3.权利要求1记载的Δ-Σ型分数分频PLL频率合成器，其特征在于：
进而具有从所述第1L值累加器的输出值中减去所述第2L值累加器的输出值的第2加法器，
具有从第1级到第n级共n级由所述第1L值累加器、所述第2L值累加器、所述第1加法器和所述第2加法器构成的Δ-Σ部，
还具有：第1到第n-1的微分电路，对从第2级到第n级的各Δ-Σ部的溢出信号分别进行从1次到n-1次微分；第3加法器，将所述第1级的Δ-Σ部的溢出信号和从所述第1到第n-1的微分电路的输出相加；和分配器，将所述第2加法器的输出值作为向下一级的Δ-Σ部的输入分配给2个值，该2个值的合计值等于所述第2加法器的输出值。
4.权利要求2记载的Δ-Σ型分数分频PLL频率合成器，其特征在于：
进而具有从所述第1L值加法器的输出值中减去所述第2L值加法器的输出值的第2加法器，
并具有从第1级到第n级共n级的由所述第1L值累加器、所述第2L值累加器、所述第1加法器和所述第2加法器构成的Δ-Σ部，
还具有：第1到第n-1的微分电路，对从第2级到第n级的各Δ-Σ部的溢出信号分别进行从1次到n-1次微分；第3加法器，将所述第1级的Δ-Σ部的溢出信号和从所述第1到第n-1的微分电路的输出相加；和分配器，将所述第2加法器的输出值作为向下一级的Δ-Σ部的输入分配给2个值，该2个值的合计值等于所述第2加法器的输出值。
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