CN101964658B

CN101964658B - 数字锁相回路与其数字相位频率侦测器

Info

Publication number: CN101964658B
Application number: CN200910164637A
Authority: CN
Inventors: 邱焕科; 阙资展
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2009-07-23
Filing date: 2009-07-23
Publication date: 2012-10-17
Anticipated expiration: 2029-07-23
Also published as: CN101964658A

Abstract

一种数字相位频率侦测器，包括除数切换单元、低分辨率相差检测单元、累加单元、高分辨率相差检测单元、常数单元以及选择器。除数切换单元接收并消除回馈信号的部分脉冲而获得回馈时脉。低分辨率相差检测单元检测参考信号与回馈时脉二者的相差而获得相差脉宽。累加单元于相差脉宽内累加该回馈信号而获得输出选取信号。高分辨率相差检测单元检测参考信号与回馈信号二者的相差而获得相差值。常数单元提供至少一常数值。选择器依据输出选取信号选择将该相差值与该常数值其中一种输出。

Description

数字锁相回路与其数字相位频率侦测器

技术领域

本发明是有关于一种锁相回路(Phase-Locked Loop，PLL)，且特别是有关于一种数字锁相回路(Digital PLL，DPLL)与其中的数字相位频率侦测器(Digital Phase-Frequency Detector，DPFD)。

背景技术

锁相回路(Phase-Locked Loop)的数字化为近年来无线通讯发展的重要技术之一，因其较容易实现在先进制成的系统单芯片(System on Chip)中，不过要设计出快速且低噪声的数字式锁相回路(Digital Phase-LockedLoop)，是个挑战。

目前数字式锁相回路主要面临二个问题，(1)数字化后的相位噪声会比传统模拟式锁相回路的低吗？(2)可以支持宽频相位调变或快速锁相吗？因此，必须在锁相回路的回路频宽及相位噪声之间做取舍。就数字式锁相回路而言，回路频宽较大有助于降低数字控制振荡器(DigitallyControlled Oscillator，DCO)的相位噪声及快速锁相，特别是锁相回路未锁定(Unlocked)时，适时变换回路频宽，可以减少锁定时间(LockingTime)，如美国专利公告号第6,851,493号专利案以及美国专利公开号第2008/0315960号专利案等。这些结构必须依赖外边的装置产生切换回路频宽的控制信号。

另外，虽然回路频宽较大有助于降低数字控制振荡器的相位噪声及快速锁相，不过会需要分辨率较高的数字相位频率侦测器(DigitalPhase-Frequency Detector，Digital PFD)，以降低回路频宽内的相位噪声(In-Band Phase Noise)。例如，相位噪声若要低于100dBc/Hz，则数字相位频率侦测器的分辨率(Resolution)会需要高达6ps。因此，需要解析的时间范围会从参考频率的脉宽(例如40ns)到6ps。不过，若在相位频率侦测器内加入一些装置，是可以改善此问题，如未锁定(Unlocked)时相位频率侦测器具有较低的分辨率，而进入锁定(Locked)时则大幅提高其分辨率，如C.-M.Hsu、M.Z.Straayer、及M.H.Perrott等人所发表的论文“A low-noise wide-BW 3.6-GHz digital Δ∑ fractional-N frequencysynthesizer with a noise-shaping time-to-digital converter andquantization noise cancellation”(IEEEJSSCC，vol.43，no.12，pp.2776-2786，Dec.2008)。不过，此结构有些复杂，需要变换除频器(Divider)不同的除数设定(即其内部的除频倍率)，以维持振荡器固定的输出频率。

发明内容

本发明的实施例提出一种数字相位频率侦测器，包括除数切换单元、低分辨率相差检测单元、累加单元、高分辨率相差检测单元、常数单元以及选择器。除数切换单元接收回馈信号，并消除该回馈信号的部分脉冲而获得回馈时脉。低分辨率相差检测单元耦接至除数切换单元，以检测参考信号与回馈时脉二者的相差而获得相差脉宽。累加单元耦接至低分辨率相差检测单元，以于相差脉宽内累加该回馈信号而获得输出选取信号。高分辨率相差检测单元检测该参考信号与该回馈信号二者的相差而获得相差值。常数单元提供至少一常数值。选择器耦接至累加单元、高分辨率相差检测单元与常数单元，并依据输出选取信号选择将该相差值与该常数值其中一种输出。

本发明的实施例提出一种数字锁相回路，包括数字相位频率侦测器、数字回路滤波器、数字控制振荡器以及可程序除频器。数字相位频率侦测器包括除数切换单元、低分辨率相差检测单元、累加单元、高分辨率相差检测单元、常数单元以及第一选择器。除数切换单元接收回馈信号，并消除回馈信号的部分脉冲而获得回馈时脉。低分辨率相差检测单元耦接至除数切换单元，以检测参考信号与该回馈时脉二者的相差而获得相差脉宽。累加单元耦接至低分辨率相差检测单元，以于该相差脉宽内累加该回馈信号，以获得输出选取信号。高分辨率相差检测单元检测该参考信号与该回馈信号二者的相差而获得相差值。常数单元提供至少一常数值。第一选择器耦接至累加单元、高分辨率相差检测单元与常数单元，并依据输出选取信号选择将相差值与常数值其中一种输出。数字回路滤波器的输入端接收第一选择器的输出。数字控制振荡器的控制端耦接至数字回路滤波器的输出端。数字控制振荡器的输出端提供锁相信号。可程序除频器的输入端耦接至数字控制振荡器的输出端，而可程序除频器的输出端提供该回馈信号，其中可程序除频器受控于回馈时脉而动态决定其内部的除频倍率。

基于上述，本发明实施例提供一种数字锁相回路与其数字相位频率侦测器。在锁相回路未锁定时，用分辨率低且操作范围大的常数值作为相位误差信号传送给数字回路滤波器，以加速锁定时间。当锁相回路进入锁定状态，则改由高分辨率相差检测单元处理相位误差信号，以降低回路频宽内的相位噪声。因此，本发明实施例利用数字相位频率侦测器的输出选取信号，来变换回路频宽，以形成功耗低、分辨率高、且操作范围大的数字式相位频率侦测器。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下，其中：

图1是依据本发明实施例说明一种数字锁相回路的方块示意图。

图2是依照本发明实施例说明图1中参考信号REF、回馈信号DIV与回馈时脉CLK的波形图。

图3是依据本发明实施例说明图1中数字相位频率侦测器的电路示意图。

图4是依照本发明说明图1中高分辨率相差检测单元的另一种实现范例。

图5是依照本发明实施例说明图1与图3中输出选取信号SEL与相位误差信号PE的关系示意图。

图6是依照本发明说明图1中常数单元的另一种实现范例。

图7是依照本发明说明图1中数字回路滤波器的一种实现范例示意图。

图8是依据本发明另一实施例说明一种数字锁相回路的方块示意图。

图9是依照本发明另一实施例说明图8中数字回路滤波器的另一种实现范例示意图。

具体实施方式

为了设计功耗低、分辨率高、且操作范围大的数字式相位频率侦测器，本实施例提出一种新的结构。图1是依据本发明实施例说明一种数字锁相回路的方块示意图。请参照图1，数字锁相回路100包括数字相位频率侦测器300、数字回路滤波器120、数字控制振荡器130以及可程序除频器140。可程序除频器140的输入端耦接至数字控制振荡器130的输出端，而将数字控制振荡器130所输出的锁相信号OUT进行除频操作，并由其输出端提供回馈信号DIV给数字相位频率侦测器300。数字相位频率侦测器300接收参考信号REF，并侦测参考信号REF与回馈信号DIV的相位误差，然后将相位误差信号PE经由数字回路滤波器120传送给数字控制振荡器130。数字控制振荡器130的控制端耦接至数字回路滤波器120的输出端。依据数字回路滤波器120的输出，数字控制振荡器130对应地产生锁相信号OUT。于本实施例中，数字相位频率侦测器300更依据回馈信号DIV而产生对应的回馈时脉CLK，并且可程序除频器140受控于回馈时脉CLK而动态决定其内部的除频倍率(即除数)。

上述数字相位频率侦测器300包括除数切换单元360、低分辨率相差检测单元310、累加单元320、高分辨率相差检测单元330、常数单元340以及第一选择器350。除数切换单元360接收回馈信号DIV，并且消除回馈信号DIV的部分脉冲而获得回馈时脉CLK。例如，图2是依照本发明实施例说明图1中参考信号REF、回馈信号DIV与回馈时脉CLK的波形图。

请参照图1与图2，除数切换单元360每消除回馈信号DIV的三个连续脉冲后便使一个脉冲通过除数切换单元360，以此方式产生回馈时脉CLK给低分辨率相差检测单元310及可程序除频器140。依据此例计算，高分辨率相差检测单元330其动态操作范围(Dynamic-Range)可减少12dB，降低此电路设计的难度及功率。可程序除频器140依据回馈时脉CLK而动态决定其内部的除频倍率。例如，若锁相信号OUT的频率为F，则当回馈时脉CLK为逻辑高准位时，可程序除频器140可以依据除数控制端决定其内部的除频倍率为A，使得回馈信号DIV的频率为F/A；当回馈时脉CLK为逻辑低准位时，可程序除频器140的除数控制端失效，其内部会工作在最低的除频倍率为B，使得回馈信号DIV的频率为F/B。依据此例计算，可以获得除数为F/B×0.75+F/A×0.25的平均除频倍率。

低分辨率相差检测单元310耦接至除数切换单元360。低分辨率相差检测单元310检测参考信号REF与回馈时脉CLK二者的相差而获得相差脉宽PEP。在本实施例中，低分辨率相差检测单元310更依据参考信号REF与回馈时脉CLK二者相差的结果而输出变补信号(sign bit)SB。若参考信号REF落后回馈时脉CLK，会输出逻辑高准位的变补信号SB；相反地，若参考信号REF领先回馈时脉CLK，会输出逻辑低准位的变补信号SB。累加单元320耦接至低分辨率相差检测单元310。在相差脉宽PEP内，累加单元320累加(accumulate)回馈信号DIV，以获得其累加结果而做为输出选取信号SEL。在另一实施例中，累加单元320是以计数(count)方式在相差脉宽PEP计算回馈信号DIV的上升缘数量(或下降缘数量)，以获得输出选取信号SEL。

高分辨率相差检测单元330检测参考信号REF与回馈信号DIV二者的相差而获得相差值PE1。高分辨率相差检测单元330将相差值PE1输出给第一选择器350。常数单元340提供至少一个常数值，在此常数单元340提供多个常数值PE2、PE3、…、PEN给第一选择器350。或者，常数单元340可以视为一个分辨率低且操作范围大的时间数字转换器(Low-Resolution Large-Dynamic-Range TDC)。

选择器350耦接至累加单元320、高分辨率相差检测单元330与常数单元340。依据输出选取信号SEL，选择器350选择相差值PE1与常数值PE2、PE3、…、PEN其中一种做为相位误差信号PE。在本实施例中，当变补信号SB出现逻辑高准位时，选择器350将相位误差信号PE变补，以表示负的相位误差信号；当变补信号SB出现逻辑低准位时，相位误差信号PE的输出值不变，以表示正的相位误差信号，并将相位误差信号PE输出给数字回路滤波器120。在另一实施例中，数字回路滤波器120可以依据输出选取信号SEL的控制，而对应地调整其内部的回路增益值。

图3是依据本发明实施例说明图1中数字相位频率侦测器300的电路示意图。请参照图3，除数切换单元360可以累加器361实现。累加器361内有预设的累加初值。累加器361的触发端耦接至可程序除频器140的输出端，以获得回馈信号DIV的脉冲次数。当累加结果(即回馈信号DIV的脉冲次数)达到溢位时，累加器361的进位端(Carry)会输出逻辑高准位，因此其进位端可以提供回馈时脉CLK。于本实施例中假设累加器361为2位，当累加初值设定为1时，除数切换单元360可以每消除回馈信号DIV的三个连续脉冲后便使一个脉冲通过除数切换单元360，以此方式产生回馈时脉CLK给可程序除频器140与低分辨率相差检测单元310。除数切换单元360的实现方式并不限于图3所示。

低分辨率相差检测单元310包括第一正反器311、第二正反器312、与非门(NAND gate)313、或门(0R gate)314以及第三正反器315。第一正反器311的触发端接收参考信号REF，第一正反器311的输入端接收第一逻辑值。本实施例将假设前述第一逻辑值为逻辑1，并以系统操作电压VDD表示逻辑1。第二正反器312的触发端接收回馈时脉CLK，其输入端接收第一逻辑值(逻辑1)。与非门313的第一输入端耦接至正反器311的输出端，与非门313的第二输入端耦接至正反器312的输出端，而与非门313的输出端耦接至正反器311与312的重置端。在此例中，正反器311与312的重置端均为低准位致能，也就是当重置端为低准位时，正反器311与312的输出端「Q」会被重置为逻辑0。在其它实施例中，若正反器311与312的重置端是高准位致能，则与非门313可以改为与门(AND gate)。

第三正反器315的触发端耦接至第一正反器311的输出端，第三正反器315的输入端耦接至第二正反器312的输出端，而第三正反器315的输出端输出“变补信号”(sign bit)SB。此变补信号SB可以表示出目前回馈时脉CLK的相位(相当于回馈信号DIV的相位)是超前于参考信号REF的相位，亦或是落后于参考信号REF的相位。在其它实施例中，所属技术领域中具有通常知识者实现方式并不限于图3所示。

或门314的第一输入端耦接至正反器311的输出端，或门314的第二输入端耦接至正反器312的输出端，而或门314的输出端提供相差脉宽PEP给累加单元320。累加单元320包括第一累加器321以及第四正反器322。第一累加器321的重置端耦接至低分辨率相差检测单元310中或门314的输出端。在此例中，累加器321的重置端为“低准位致能”。第一累加器321的输入端(或触发端)耦接至可程序除频器140的输出端以接收回馈信号DIV。因此，累加器321可以在相差脉宽PEP内累加回馈信号DIV，或是在相差脉宽PEP内计数回馈信号DIV的脉冲次数。第四正反器322的触发端耦接至低分辨率相差检测单元310中或门314的输出端。第四正反器322的输入端耦接至累加器321的输出端。在此例中，正反器322的触发端为“负缘触发”(或称为下降缘触发)，因此正反器322可以在相差脉宽PEP结束时闩锁第一累加器321的输出，而从正反器322的输出端提供其累加结果的输出选取信号SEL给选择器350与数字回路滤波器120。

累加单元320的实现方式并不限于图3所示。例如，所属技术领域中具有通常知识者可以依据其设计需求而于第一累加器321的输入端(或触发端)与可程序除频器140的输出端之间配置一个倍频电路(未绘示)。此倍频电路的输入端耦接至可程序除频器140的输出端以接收回馈信号DIV，而此倍频电路的输出端耦接至第一累加器321的输入端(或触发端)，由此前述倍频电路可以将回馈信号DIV的频率倍增后再传送给第一累加器321。

本实施例中并不限制高分辨率相差检测单元330的实现方式。数字锁相回路技术领域中具有通常知识者可以依据其设计需求而采用任何相差检测单元来实现高分辨率相差检测单元330。在此将由图3展示出高分辨率相差检测单元330的其中一种实施范例。高分辨率相差检测单元330包括正反器331、互斥或门(Exclusive-OR gate)332、与门333以及时间至数字转换器(Time to Digital Converter，TDC)334。正反器331的触发端耦接至可程序除频器140的输出端，正反器331的输入端接收参考信号REF。互斥或门332的第一输入端耦接至正反器331的输出端，互斥或门332的第二输入端接收参考信号REF。与门333的第一输入端耦接至互斥或门332的输出端，与门333的第二输入端接收参考信号REF。与门333的输出端可以输出相差脉宽，以表示参考信号REF与回馈信号DIV二者的相位误差。

时间至数字转换器334的输入端耦接至与门333的输出端。时间至数字转换器334可以将与门333所输出的相差脉宽转换为对应的相差值(数字码)PE1，然后经由其输出端提供该相差值PE1至选择器350。在此并不限制时间至数字转换器334的实现方式，例如，时间至数字转换器334内可能使用环形闸控振荡器(Gated Ring Oscillator，GRO)来侦测与门333所输出的相差脉宽，然后输出对应的相差值PE1。

图4是依照本发明说明图1中高分辨率相差检测单元330的另一种实现范例。高分辨率相差检测单元330包括第五正反器410以及时间至数字转换器420。第五正反器410的触发端耦接至可程序除频器140的输出端，以接收回馈信号DIV。正反器410的输入端接收参考信号REF。时间至数字转换器420的第一输入端接收参考信号REF，其第二输入端耦接至正反器410的输出端，而时间至数字转换器420的输出端提供相差值PE1。在此实施例中，时间至数字转换器420内可以使用定时器来侦测参考信号REF与回馈信号DIV二者的相位差，然后输出对应的相差值PE1。此定时器的起始端(START)接收参考信号REF，而定时器的停止端(STOP)耦接至第五正反器410的输出端。当起始端出现正缘脉冲(上升缘)时，该定时器便开始计时，直到停止端出现正缘脉冲为止。因此，该定时器可以侦测参考信号REF与回馈信号DIV二者的相位差，然后由该定时器的输出端提供相差值PE1。

请参照图3，在此例中常数单元340包括缓存器341以及第一乘法器342。在此，乘法器342包含N-1个乘法器，其中N为大于1的整数。缓存器341内部记录了一个阶值CONST(常数值)，并将此阶值CONST提供给乘法器342。乘法器342耦接至缓存器341，用以将阶值CONST乘一个或多个倍数后输出做为常数值。于此例中，乘法器342将阶值CONST乘多个倍数a₁-a_N-1后，分别输出常数值PE2-PEN至选择器350。

依据累加单元320的输出选取信号SEL，选择器350选择相差值PE1与常数值PE2、PE3、…、PEN其中一种做为相位误差信号PE。当变补信号SB出现逻辑高准位时，将相位误差信号PE变补(complement)，以表示负的相位误差信号；当变补信号出现逻辑低准位时，相位误差信号PE的输出值不变，以表示正的相位误差信号，并将相位误差信号PE输出给数字回路滤波器120。图5是依照本发明实施例说明图1与图3中输出选取信号SEL与相位误差信号PE的关系示意图。请参照图3与图5，若参考信号REF与回馈时脉CLK二者的相位差很小时(例如相位差介于10ns-5ps)，表示数字相位频率侦测器300需要较高的分辨率，因此输出选取信号SEL会控制选择器350去选择将相差值PE1输出给数字回路滤波器120。若参考信号REF与回馈时脉CLK二者的相位差很大时(例如相位差介于40ns-10ns)，表示数字相位频率侦测器300只需要较低的分辨率即可，因此选择器350会依据输出选取信号SEL而去选择将常数值PE2-PEN其中一种输出给数字回路滤波器120，如图5所示。

图6是依照本发明说明图1中常数单元340的另一种实现范例。常数单元340包括缓存器343。在此，缓存器343包含N-1个缓存器，其中N为大于1的整数。每一个缓存器343各自记录了不同的常数值PE2-PEN，并将这些常数值PE2-PEN提供给选择器350。

图7是依照本发明说明图1中数字回路滤波器120的一种实现范例示意图。数字回路滤波器120包括一个或多个无限脉冲响应(InfiniteImpulse Response，IIR)数字滤波器710、一个第二乘法器720、一个或多个增益电路740、一个第二选择器750、一个第二累加器760以及一个加法器730。在此采用多个无限脉冲响应数字滤波器710组成滤波器串，其输入端耦接至数字相位频率侦测器300的相位输出端以接收相位误差信号PE，而此滤波器串的输出端耦接至乘法器720。第二乘法器720的输入端接收无限脉冲响应数字滤波器710的输出，并将无限脉冲响应数字滤波器710所输出的资料乘以调整参数b后输出给加法器730。

在此采用多个增益电路740。每一个增益电路740的输入端皆耦接至数字相位频率侦测器300的相位输出端以接收相位误差信号PE。这些增益电路740各自具有不同的回路增益值(例如图7所标示的C₁、…、C_N)。第二选择器750的控制端耦接至数字相位频率侦测器300的选取输出端以接收输出选取信号SEL，并且第二选择器750的输入端耦接至该些增益电路740的输出端。第二选择器750依据输出选取信号SEL而选择将该些增益电路740其中一种的输出传送至第二累加器760的输入端。第二累加器760的输入端耦接至第二选择器750的输出端，以便累加经增益后的相位误差信号PE。加法器730的第一输入端耦接至乘法器720的输出端，加法器730的第二输入端耦接至累加器760的输出端，而加法器730的输出端作为数字回路滤波器120的输出端。

若相差脉宽PEP较大者(即相位误差较大者)，选择器750依据输出选取信号SEL选择具有较大回路增益Ci(Ci表示回路增益C₁、…、C_N其中一种)的增益电路740，并将被选择增益电路740的输出数据传送至第二累加器760的输入端。相反地，相差脉宽PEP较小者，选择器750依据输出选取信号SEL选用较小的回路增益Ci。在其它实施例中，也可以更改回路增益C₁、…、C_N的设定值。因此，可以加速锁相回路的锁定时间。利用Matlab仿真分析，若回路增益C₁、…、C_N设定为1、1.25、1.5、2、4、8、16、32等倍数，则锁相回路的锁定时间从125μs减到40μs。

请参照图1，可程序除频器140受控于除数切换单元360而动态决定其内部的除频倍率(即除数)。图1中的回馈时脉CLK作为除数切换信号，以控制可程序除频器140具有分数除频的功能。图1中回馈信号DIV的脉宽，会随除数切换单元360的设定(.f)而改变，其平均脉宽也为回馈时脉CLK平均脉宽的0.f倍。此回馈信号DIV提供给数字相位频率侦测器300，可以控制最宽的相位误差信号的脉宽为参考频率的0.f倍。任何可调整除数的除频器皆可以用来实现可程序除频器140。例如，在某些实施例中，可程序除频器140可以是中国台湾专利公开号第200847630号专利案以及美国专利公告号第7,551,707号专利案所揭露的可程序化整数/分数除频器。

在锁相回路未锁定时，锁相回路100的相位误差信号PE可以用分辨率低且操作范围大的时间数字转换器(Low-ResolutionLarge-Dynamic-Range TDC)处理，也就是选择将常数单元340所提供常数值PE2、PE3、…、PEN其中之一传送给数字回路滤波器120。当锁相回路100进入锁定状态，需要高分辨率的时间数字转换器(High-ResolutionTDC)，以降低回路频宽内的相位噪声。因此，锁相回路进入锁定状态时，其相位误差信号PE可以用分辨率高且操作范围小的时间数字转换器(High-Resolution Small-Dynamic-Range TDC)处理，以形成功耗低、分辨率高、且操作范围大的数字式相位频率侦测器。

图8是依据本发明另一实施例说明一种数字锁相回路800的方块示意图。此数字锁相回路800大致与图1所示数字锁相回路100相同，故相同部分不再赘述。二者不同的部分在于数字回路滤波器120、调变器150与加法器160。请参照图8，数字回路滤波器120除了将增益后的相位误差信号传送给数字控制振荡器130的外，更会产生调整值N_adj给加法器160。图9是依照本发明另一实施例说明图8中数字回路滤波器120的实现范例示意图。

图9所示数字回路滤波器120比图7中的数字回路滤波器120多一个第三乘法器770。请同时参照图8与图9，第三乘法器770的输入端接收选择器750的输出，并将选择器750所输出的资料乘以调整参数a后获得调整值N_adj。此调整值N_adj会被输出给加法器160。加法器160依据调整值N_adj调整频道设定值N_SD后，输出调整结果给调变器150的除数控制端。在此，加法器160是以扣减方式去调整锁相回路800的频道设定值N_SD。加法器160的输出端耦接至调变器(Sigma-Delta Modulator)150的输入端，而调变器150的输出端耦接至可程序除频器140的除数控制端。可程序除频器140会依据此除数控制端的控制，而动态决定其内部的除频倍率(即除数)。同样利用Matlab仿真分析，若回路增益C₁、…、C_N设定为0.5、0.625、0.75、1、2、4、8、16等倍数，参数a设定为2^-6，则锁相回路800的锁定时间可以从125μs减到20μs。

综上所述，本实施例的优点为：

1)当高分辨率的时间数字转换器334的分辨率变差，可以降低参考频率及重新设定可程序除频器140的参数，以维持锁相回路100低相位噪声的需求。

2)当锁相回路100变更频道时，不需要变换除频器的除数设定。

3)当相位频率侦测器300分别使用分辨率高且操作范围小的时间数字转换器334(即高分辨率相差检测单元330)以及分辨率低且操作范围大的时间数字转换器(即常数单元340)，可提升整体功率使用效能。

4)当设定完变换回路频宽的参数，即可自动加速锁定。

5)可变换回路频宽的参数设定，变更锁定时间。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定的为准。

Claims

1.一种数字相位频率侦测器，其特征在于该数字相位频率侦测器包括：

除数切换单元，接收回馈信号，消除该回馈信号的部分脉冲而获得回馈时脉；

低分辨率相差检测单元，耦接至该除数切换单元，以检测参考信号与该回馈时脉二者的相差而获得相差脉宽；

累加单元，耦接至该低分辨率相差检测单元，以于该相差脉宽内累加该回馈信号，以获得输出选取信号；

高分辨率相差检测单元，检测该参考信号与该回馈信号二者的相差而获得相差值；

常数单元，提供至少一常数值；以及

选择器，耦接至该累加单元、该高分辨率相差检测单元与该常数单元，依据该输出选取信号选择将该相差值与该常数值其中一种输出。

2.如权利要求1所述的数字相位频率侦测器，其特征在于该低分辨率相差检测单元包括：

第一正反器，其触发端接收该参考信号，其输入端接收第一逻辑值；

第二正反器，其触发端接收该回馈时脉，其输入端接收该第一逻辑值；

与非门，其第一输入端耦接至该第一正反器的输出端，该与非门的第二输入端耦接至该第二正反器的输出端，而该与非门的输出端耦接至该第一与该第二正反器的重置端；以及

或门，其第一输入端耦接至该第一正反器的输出端，该或门的第二输入端耦接至该第二正反器的输出端，而该或门的输出端提供该相差脉宽。

3.如权利要求2所述的数字相位频率侦测器，其特征在于该低分辨率相差检测单元还包括：

第三正反器，其触发端耦接至该第一正反器的输出端，该第三正反器的输入端耦接至该第二正反器的输出端，而该第三正反器的输出端输出变补信号。

4.如权利要求3所述的数字相位频率侦测器，其特征在于当该变补信号出现逻辑高准位时，将该选择器的输出值变补，以表示负的相差输出；当该变补信号出现逻辑低准位时，该选择器的输出值不变，以表示正的相差输出。

5.如权利要求1所述的数字相位频率侦测器，其特征在于该累加单元包括：

累加器，其重置端耦接至该低分辨率相差检测单元，该累加器的输入端接收该回馈信号，用以于该相差脉宽内累加该回馈信号；以及

第四正反器，其触发端耦接至该低分辨率相差检测单元，该第四正反器的输入端耦接至该累加器的输出端，用以于该相差脉宽结束时闩锁该累加器的输出，而从该第四正反器的输出端提供该输出选取信号。

6.如权利要求1所述的数字相位频率侦测器，其特征在于该累加单元包括：

倍频电路，其输入端接收该回馈信号；

累加器，其重置端耦接至该低分辨率相差检测单元，该累加器的输入端耦接至该倍频电路的输出端，用以于该相差脉宽内累加该倍频电路的输出；以及

7.如权利要求1所述的数字相位频率侦测器，其特征在于该高分辨率相差检测单元包括：

第五正反器，其触发端接收该回馈信号，其输入端接收该参考信号；以及

时间至数字转换器，其第一输入端接收该参考信号，其第二输入端耦接至该第五正反器的输出端，而该时间至数字转换器的输出端提供该相差值。

8.如权利要求7所述的数字相位频率侦测器，其特征在于该时间至数字转换器包括：

定时器，其起始端接收该参考信号，其停止端耦接至该第五正反器的输出端，而该定时器的输出端提供该相差值。

9.如权利要求1所述的数字相位频率侦测器，其特征在于该常数单元包括至少一缓存器，用以记录并提供该常数值。

10.如权利要求1所述的数字相位频率侦测器，其特征在于该常数单元包括：

缓存器，用以记录并提供一阶值；以及

至少一乘法器，耦接至该缓存器，用以将该阶值乘倍数后输出做为该常数值。

11.一种数字锁相回路，其特征在于该数字锁相回路包括：

数字相位频率侦测器，其包括：

常数单元，提供至少一常数值；以及

第一选择器，耦接至该累加单元、该高分辨率相差检测单元与该常数单元，依据该输出选取信号选择将该相差值与该常数值其中一种输出；

数字回路滤波器，其输入端接收该第一选择器的输出；

数字控制振荡器，其控制端耦接至该数字回路滤波器的输出端，而该数字控制振荡器的输出端提供锁相信号；以及

可程序除频器，其输入端耦接至该数字控制振荡器的输出端，而该可程序除频器的输出端提供该回馈信号，其中该可程序除频器受控于该回馈时脉而动态决定其内部的除频倍率。

12.如权利要求11所述的数字锁相回路，其特征在于该低分辨率相差检测单元包括：

13.如权利要求12所述的数字锁相回路，其特征在于该低分辨率相差检测单元还包括：

14.如权利要求13所述的数字锁相回路，其特征在于当该变补信号出现逻辑高准位时，将该第一选择器的输出值变补，以表示负的相差输出；当该变补信号出现逻辑低准位时，该第一选择器的输出值不变，以表示正的相差输出。

15.如权利要求11所述的数字锁相回路，其特征在于该累加单元包括：

第一累加器，其重置端耦接至该低分辨率相差检测单元，该第一累加器的输入端耦接至该可程序除频器的输出端以接收该回馈信号，用以于该相差脉宽内累加该回馈信号；以及

第四正反器，其触发端耦接至该低分辨率相差检测单元，该第四正反器的输入端耦接至该第一累加器的输出端，用以于该相差脉宽结束时闩锁该第一累加器的输出，而从该第四正反器的输出端提供该输出选取信号。

16.如权利要求11所述的数字锁相回路，其特征在于该累加单元包括：

倍频电路，其输入端耦接至该可程序除频器的输出端以接收该回馈信号；

第一累加器，其重置端耦接至该低分辨率相差检测单元，该第一累加器的输入端耦接至该倍频电路的输出端，用以于该相差脉宽内累加该倍频电路的输出；以及

17.如权利要求11所述的数字锁相回路，其特征在于该高分辨率相差检测单元包括：

第五正反器，其触发端耦接至该可程序除频器的输出端以接收该回馈信号，其输入端接收该参考信号；以及

18.如权利要求17所述的数字锁相回路，其特征在于该时间至数字转换器包括：

19.如权利要求11所述的数字锁相回路，其特征在于该常数单元包括至少一缓存器，用以记录并提供该常数值。

20.如权利要求11所述的数字锁相回路，其特征在于该常数单元包括：

缓存器，用以记录并提供阶值；以及

至少一第一乘法器，耦接至该缓存器，用以将该阶值乘倍数后输出做为该常数值。

21.如权利要求11所述的数字锁相回路，其特征在于该数字回路滤波器包括：

至少一无限脉冲响应数字滤波器，其输入端耦接至该第一选择器的输出端；

第二乘法器，其输入端耦接至该无限脉冲响应数字滤波器的输出端，用以将其输入端的资料乘调整参数后输出；

多个增益电路，该些增益电路的输入端耦接至该第一选择器的输出端，其中该些增益电路具有不同的增益值；

第二选择器，耦接至该累加单元与该些增益电路，依据该累加单元所输出的输出选取信号选择将该些增益电路其中一种的输出传送至该第二选择器的输出端；

第二累加器，其输入端接至该第二选择器的输出端；以及

加法器，其第一输入端耦接至该第二乘法器的输出端，该加法器的第二输入端耦接至该第二累加器的输出端，而该加法器的输出端作为该数字回路滤波器的输出端。

22.如权利要求11所述的数字锁相回路，其特征在于该数字锁相回路还包括：

第一加法器，耦接至该数字回路滤波器，其中该数字回路滤波器产生调整值给该第一加法器，而该第一加法器依据该调整值调整频道设定值后输出调整结果；以及

调变器，耦接至该第一加法器与该可程序除频器，用以依据该调整结果而动态控制该可程序除频器的除频倍率。

23.如权利要求22所述的数字锁相回路，其特征在于该数字回路滤波器包括：

第二乘法器，其输入端耦接至该无限脉冲响应数字滤波器的输出端，用以将其输入端的资料乘第一调整参数后输出；

第二累加器，其输入端接至该第二选择器的输出端；

第二加法器，其第一输入端耦接至该第二乘法器的输出端，该第二加法器的第二输入端耦接至该第二累加器的输出端，而该第二加法器的输出端作为该数字回路滤波器的输出端；以及

第三乘法器，其输入端耦接至该第二选择器的输出端，用以将该第二选择器的输出乘第二调整参数后输出该调整值给该第一加法器。