JP2008275407A - 半導体集積回路及び半導体集積回路の検査方法 - Google Patents

Abstract

【課題】複数のＰＬＬが搭載された半導体集積回路におけるＰＬＬの検査時間を低減する。
【解決手段】Ｓ個（Ｓは、Ｓ≧２を満たす整数）のＰＬＬを備え、テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））のＰＬＬ１２_{（ｋ−１）}は、第ｋのＰＬＬ１２_ｋと直列に接続されるように構成した。これにより、Ｓ個のＰＬＬを一回で検査することが可能となり、複数のＰＬＬが搭載されたＬＳＩにおけるＰＬＬの検査時間を低減することができる。
【選択図】図３

Description

本発明は、半導体集積回路及び半導体集積回路の検査方法に関する。

近年、ＬＳＩ（Large Scale Integration）の大規模化に伴い、ＬＳＩに搭載されるＰＬＬ（Phase Locked Loop）の数が増えている。そのため、ＬＳＩに搭載されたＰＬＬの検査時間が多くかかってしまうという問題が生じている。

ＬＳＩに搭載されたＰＬＬの検査方法の従来例について図８を用いて説明する。図８には、ＬＳＩ１０００上に第１のＰＬＬ１００１、第２のＰＬＬ１００２の２つのＰＬＬが搭載されている場合を例に挙げている。また、ＰＬＬを検査するテスト装置２０００には、信号発生器２００１及び信号測定器２００２が備えられている。また、テスト装置２０００には、スイッチ２００３、及びスイッチ２００４が備えられている。スイッチ２００３は、信号発生器２００１と第１のＰＬＬ１００１又は第２のＰＬＬ１００２との接続を切り替える。また、スイッチ２００４は、第１のＰＬＬ１００１又は第２のＰＬＬ１００２と信号測定器２００２との接続を切り替える。
そして、ＬＳＩ１０００に搭載されたＰＬＬを検査する際には、まず、信号発生器２００１及び信号測定器２００２と第１のＰＬＬ１００１とをスイッチ２００３及びスイッチ２００４により接続する。このとき、信号発生器２００１から出力された周波数ｆｔのクロックが第１のＰＬＬ１００１に入力され、第１のＰＬＬ１００１においてＮ倍に逓倍される。そして、第１のＰＬＬ１００１から出力された周波数Ｎ×ｆｔのクロックが信号測定器２００２により測定され、第１のＰＬＬ１００１の検査が終了する。次に、スイッチ２００３及びスイッチ２００４を切り替え、信号発生器２００１及び信号測定器２００２と第２のＰＬＬ１００２とを接続する。このとき、信号発生器２００１から出力された周波数ｆｔのクロックが第２のＰＬＬ１００２に入力され、第２のＰＬＬ１００２においてＭ倍に逓倍される。そして、第２のＰＬＬ１００２から出力された周波数Ｍ×ｆｔのクロックが信号測定器２００２により測定され、第２のＰＬＬ１００２の検査が終了する。

図８の回路を更に具体的に記載したものを図９に示す。図９に示すように、第１のＰＬＬ１００１及び第２のＰＬＬ１００２には、それぞれ、セレクタ１００４，１００５が接続されている。実動作モードでは、セレクタ１００４、１００５は、ＯＳＣ（Oscillator）１００３が生成するクロックを選択し、第１のＰＬＬ１００１及び第２のＰＬＬ１００２に当該クロックが入力される。一方、テストモードでは、セレクタ１００４、１００５は、信号発生器２００１が生成するクロックを選択し、第１のＰＬＬ１００１及び第２のＰＬＬ１００２に当該クロックが入力される。また、第１のＰＬＬ１００１及び第２のＰＬＬ１００２には、それぞれ、実動作モードにおいて、第１のＰＬＬ１００１及び第２のＰＬＬ１００２の出力クロックが入力されて動作する第１のロジック回路１００６及び第２のロジック回路１００７が接続されている。また、テスト装置２０００は、セレクタ１００４、１００５の切り替え動作を制御する制御信号を出力する。
そして、ＬＳＩ１０００に搭載されたＰＬＬを検査する際には、まず、信号発生器２００１と第１のＰＬＬ１００１とをスイッチ２００５により接続し、第１のＰＬＬ１００１と信号測定器２００２とをスイッチ２００６により接続する。同時に、テスト装置２０００は、セレクタ１００４に、第１のＰＬＬ１００１に信号発生器２００１が生成するクロックが入力されるように制御信号を入力する。このとき、信号発生器２００１から出力された周波数ｆｔのクロックが第１のＰＬＬ１００１に入力され、第１のＰＬＬ１００１においてＮ倍に逓倍される。そして、第１のＰＬＬ１００１から出力された周波数Ｎ×ｆｔのクロックが信号測定器２００２により測定され、第１のＰＬＬ１００１の検査が終了する。次に、スイッチ２００５を切り替え、信号発生器２００１と第２のＰＬＬ１００２とを接続し、スイッチ２００６を切り替え、第２のＰＬＬ１００２と信号測定器２００２とを接続する。同時に、テスト装置２０００は、セレクタ１００５に、第２のＰＬＬ１００２に信号発生器２００１が生成するクロックが入力されるように制御信号を入力する。このとき、信号発生器２００１から出力された周波数ｆｔのクロックが第２のＰＬＬ１００２に入力され、第２のＰＬＬ１００２においてＭ倍に逓倍される。そして、第２のＰＬＬ１００２から出力された周波数Ｍ×ｆｔのクロックが信号測定器２００２により測定され、第２のＰＬＬ１００２の検査が終了する。

しかしながら、図８及び図９に示す方法においては、ＬＳＩに複数のＰＬＬが搭載された場合にＰＬＬの検査を行うには、ＬＳＩに搭載されたＰＬＬの個数と同じ回数、検査を行う必要があり、ＰＬＬの検査時間が多くかかってしまうという問題が生じる。また、信号発生器及び信号測定器は高価である上、複数のテスト装置を同時に使用することは現実的ではなく、また、テスト装置に搭載される信号発生器及び信号測定器の数は、多くても２チャンネル程度であり、その場合であっても一度に２つのＰＬＬをテストすることしかできない。

また、２つのＰＬＬが搭載されたＬＳＩにおいて、一方のＰＬＬに遅延回路により遅延させたクロックを入力し、２つのＰＬＬの出力クロックを比較回路において比較し、２つのＰＬＬの出力クロックの位相差からＰＬＬの不良を検査することにより、２つのＰＬＬの検査を一度に行うものが知られている（例えば、特許文献１）。
特開２００５−２７７４７２号公報

また、特許文献１に記載の技術では、比較回路において２つの入力クロックしか位相差を比較することができないので、ＬＳＩに３つ以上のＰＬＬが搭載される場合には、対応することができない。

本発明の第１の態様にかかる半導体集積回路は、Ｓ個（Ｓは、Ｓ≧２を満たす整数）の位相同期回路を備え、テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））の位相同期回路は、第ｋの位相同期回路と直列に接続されるように構成されている。即ち、半導体集積回路は、テストモードにおいて、各位相同期回路が直列に接続されるように構成されている。これにより、信号発生器を最上流の位相同期回路に接続し、信号測定器を最下流の位相同期回路に接続すると、信号発生器により生成されたクロックは、最上流の位相同期回路に入力され、各位相同期回路を順に経て、最下流の位相同期回路により出力され、信号測定器により測定される。即ち、半導体集積回路に搭載されたＳ個の位相同期回路の検査を一回で行うことができることとなり、半導体集積回路に複数の位相同期回路が搭載された場合であっても、位相同期回路の検査にかかる時間を低減させることができる。

本発明により、複数のＰＬＬが搭載された半導体集積回路におけるＰＬＬの検査時間を低減することができる。

以下に、本発明を適用可能な実施の形態を説明する。なお、本発明は、以下の実施の形態に限定されるものではない。

まず、図１を用いて、本発明の基本概念を説明する。図１は、本発明にかかる半導体集積回路（以下、ＬＳＩと称する。）１００と、当該ＬＳＩ１００上に搭載されたＰＬＬ（Phase Locked Loop）の検査を行うテスト装置２００の概略構成を示すブロック図である。
本発明にかかるＬＳＩ１００は、例えば、図１に示すように、第１のＰＬＬ１０、第１のＰＬＬ１０の出力クロックが入力される分周回路３０、分周回路３０を介して第１のＰＬＬ１０と接続される第２のＰＬＬ２０等を備えて構成されている。
なお、本明細書においては、「接続」とは、直接に接続される場合と、他の回路等を介して接続される場合との両方の意味を含むものとして説明する。
テスト装置２００は、信号発生器２００Ａ、信号測定器２００Ｂ等を備えて構成されている。
ここで、第１のＰＬＬ１０は、逓倍数Ｎを有する。第２のＰＬＬ２０は、逓倍数Ｍを有する。また、分周回路３０は、第１のＰＬＬ１０の逓倍数の逆数である分周比を有する。即ち、分周回路３０の分周比は、１／Ｎである。
そして、ＬＳＩ１００上のＰＬＬの検査を行うテストモードでは、信号発生器２００Ａにより周波数ｆｔの試験クロックが生成され、第１のＰＬＬ１０に周波数ｆｔの試験クロックが入力される。次いで、第１のＰＬＬ１０において周波数ｆｔの試験クロックがＮ倍に逓倍される。次いで、第１のＰＬＬ１０の周波数Ｎ×ｆｔの出力クロックが分周回路３０に入力され、分周回路３０において１／Ｎに分周される。次いで、分周回路３０の周波数ｆｔの出力クロックが第２のＰＬＬ２０に入力され、第２のＰＬＬ２０においてＭ倍に逓倍される。そして、信号測定器２００Ｂにより第２のＰＬＬ２０の周波数Ｍ×ｆｔの出力クロックが測定される。即ち、テストモードでは、第１のＰＬＬ１０と第２のＰＬＬ２０とが分周回路３０を介して直列に接続されている。
ここで、第１のＰＬＬ１０、第２のＰＬＬ２０のどちらか、或いは、両方が不良である場合、信号測定器２００Ｂにより測定されたクロックの周波数はＭ×ｆｔとならない。このようにして、ＬＳＩ１００に搭載されたＰＬＬの検査を一回で行うことができる。

発明の実施の形態１．
本発明の実施の形態１にかかるＬＳＩ１０１について図２を用いて説明する。図２は、本発明の実施の形態１にかかるＬＳＩ１０１及びテスト装置２０１の概略構成を示すブロック図である。

テスト装置２０１は、図２に示すように、信号発生器２０１Ａ、信号測定器２０１Ｂ等を備えて構成されている。
信号発生器２０１Ａは、例えば、ＬＳＩ１０１に搭載されたＰＬＬ（位相同期回路）の検査を行うための周波数ｆｔの試験クロックを生成し、出力する。具体的には、信号発生器２０１Ａは、ＯＳＣ４１（後述）により生成される周波数ｆのクロックの基準クロックである周波数ｆｔの試験クロックを生成する。
信号測定器２０１Ｂは、例えば、ＬＳＩ１０１に搭載されたＰＬＬから出力されるクロックの周波数を測定する。また、テスト装置２０１は、ＬＳＩ１０１に搭載されたセレクタ５１、５２（後述）を制御するための制御信号を出力する。

ＬＳＩ１０１は、図２に示すように、周波数ｆのクロックを生成するＯＳＣ（Oscillator Clock）４１、ＯＳＣ４１の下流に接続されるセレクタ５１，５２、セレクタ５１を介してＯＳＣ４１と接続される第１のＰＬＬ１１、セレクタ５２を介してＯＳＣ４１と接続される第２のＰＬＬ２１、第１のＰＬＬ１１と第２のＰＬＬ２１との間に接続される分周回路３１、第１のＰＬＬ１１の出力クロックにより動作する第１のロジック回路６１、第２のＰＬＬ２１の出力クロックにより動作する第２のロジック回路７１を有する。
なお、ＯＳＣ４１はＬＳＩ１０１の外部に備えられることとしてもよい。すなわち、周波数ｆのクロックを外部から供給するものとしてもよい。

第１のＰＬＬ１１は、逓倍数Ｎを有する。また、第２のＰＬＬ２１は、逓倍数Ｍを有する。また、分周回路３１は、テストモードにおいて、実動作モードおける第２のＰＬＬ２１の入力クロックと同一周波数となるように、第１のＰＬＬ１１の出力クロックを分周する。具体的には、分周回路３１は、第１のＰＬＬ１１の逓倍数の逆数である分周比を有している。即ち、分周回路３１の分周比は、１／Ｎである。

ここで、実動作モードとは、ＯＳＣ４１により生成される周波数ｆのクロックが第１のＰＬＬ１１及び第２のＰＬＬ２１によりＮ倍及びＭ倍に逓倍され、第１のロジック回路６１及び第２のロジック回路７１に入力され、第１のロジック回路６１及び第２のロジック回路７１が動作するモードである。
また、テストモードとは、ＬＳＩ１０１に搭載されたＰＬＬ（本実施の形態では、第１のＰＬＬ１１、第２のＰＬＬ２１）を検査するモードである。

第１のＰＬＬ１１に接続されるセレクタ５１には、ＯＳＣ４１により生成される周波数ｆのクロック及び信号発生器２０１Ａにより生成される周波数ｆｔの試験クロックが入力されるようになっている。
そして、セレクタ５１は、実動作モードにおいてはＯＳＣ４１により生成された周波数ｆのクロックを選択して第１のＰＬＬ１１に入力し、テストモードにおいては信号発生器２０１Ａにより生成された周波数ｆｔの試験クロックを選択して第１のＰＬＬ１１に入力する。
また、第２のＰＬＬ２１に接続されるセレクタ５２には、ＯＳＣ４１により生成される周波数ｆのクロック及び分周回路３１の出力クロックが入力されるようになっている。
そして、セレクタ５２は、実動作モードにおいてはＯＳＣ４１により生成された周波数ｆのクロックを選択して第２のＰＬＬ２１に入力し、テストモードにおいては分周回路３１の出力クロックを選択して第２のＰＬＬ２１に入力する。

即ち、テストモードにおいて、第１のＰＬＬ１１と第２のＰＬＬ２１とは、分周回路３１を介して直列に接続されるようになっている。言い換えると、テストモードにおいて、第１のＰＬＬ１１の出力クロックは分周回路３１に入力され、分周回路３１の出力クロックは第２のＰＬＬ２１に入力されるようになっている。
従って、テストモードにおいて、第１のＰＬＬ１１には、信号発生器２０１Ａにより生成された周波数ｆｔの試験クロックが入力される。そして、第１のＰＬＬ１１において、周波数ｆｔの試験クロックがＮ倍に逓倍されるため、第１のロジック回路６１及び分周回路３１には、周波数Ｎ×ｆｔのクロックが入力される。そして、分周回路３１において、周波数Ｎ×ｆｔのクロックが１／Ｎに分周されるため、第２のＰＬＬ２１には、周波数ｆｔのクロックが入力される。そして、第２のＰＬＬ２１において、周波数ｆｔのクロックがＭ倍に逓倍されるため、第２のロジック回路７１及び信号測定器２０１Ｂには、周波数Ｍ×ｆｔのクロックが入力される。
即ち、テストモードにおいても、実動作モードと同様に、第１のＰＬＬ１１及び第２のＰＬＬ２１に同一の周波数のクロックが入力され、第１のロジック回路６１及び第２のロジック回路７１にそれぞれＮ逓倍、Ｍ逓倍されたクロックが入力されるようになっている。

次に、本発明の実施の形態１にかかるＬＳＩ１０１の検査方法について説明する。本発明にかかるＬＳＩ１０１の検査方法は、ＬＳＩ１０１に搭載されたＰＬＬの検査に用いられる。
まず、テスト装置２０１をＬＳＩ１０１に接続する。具体的には、信号発生器２０１Ａを第１のＰＬＬ１１の上流に位置するセレクタ５１に接続するとともに、信号測定器２０１Ｂを第２のＰＬＬ２１の下流に接続する。

次に、信号発生器２０１Ａにより周波数ｆｔの試験クロックを生成させる。同時に、テスト装置２０１により、第１のＰＬＬ１１に接続されるセレクタ５１に、信号発生器２０１Ａにより生成される周波数ｆｔの試験クロックを第１のＰＬＬ１１に入力させる制御信号を出力させる。また、テスト装置２０１により、第２のＰＬＬ２１に接続されるセレクタ５２に、分周回路３１の出力クロックを第２のＰＬＬ２１に入力させる制御信号を出力させる。次いで、信号測定器２０１Ｂにより、第２のＰＬＬ２１の出力クロックの周波数を測定する。

このとき、第１のＰＬＬ１１が正常である場合、第１のＰＬＬ１１の出力クロックの周波数はＮ×ｆｔとなる。次いで、第１のＰＬＬ１１の出力クロックは分周回路３１において分周されるため、第２のＰＬＬ２１の入力クロックの周波数はｆｔとなる。そして、第２のＰＬＬ２１が正常である場合、第２のＰＬＬ２１の出力クロックの周波数はＭ×ｆｔとなる。従って、ＬＳＩ１０１に搭載された第１のＰＬＬ１１、第２のＰＬＬ２１のどちらか、或いは、両方が不良である場合、信号測定器２０１Ｂにより測定されたクロックの周波数はＭ×ｆｔとならない。このようにして、ＬＳＩ１０１に搭載されたＰＬＬの検査を一回で行うことができる。

以上、説明したように、本発明の実施の形態１にかかるＬＳＩ１０１及びＬＳＩ１０１の検査方法では、テストモードにおいて、第１のＰＬＬ１１は、第２のＰＬＬ２１と接続されるように構成されている。即ち、ＬＳＩ１０１は、テストモードにおいて、第１のＰＬＬ１１と第２のＰＬＬ２１が直列に接続されるように構成されている。これにより、信号発生器２０１Ａを第１のＰＬＬ１１に接続し、信号測定器２０１Ｂを第２のＰＬＬ２１に接続すると、信号発生器２０１Ａにより生成されたクロックは、第１のＰＬＬ１１に入力された後、第２のＰＬＬ２１に入力され、第２のＰＬＬ２１により逓倍された後出力され、信号測定器２０１Ｂにより測定される。即ち、ＬＳＩ１０１に搭載された２個のＰＬＬの検査を一回で行うことができることとなり、ＬＳＩ１０１に２個のＰＬＬが搭載された場合であっても、ＰＬＬの検査にかかる時間を低減させることができる。

なお、本実施形態では、テストモードにおいて、第１のＰＬＬ１１は、分周回路３１を介して、第２のＰＬＬ２１と接続されることとしたが、第２のＰＬＬ２１の入力が実動作モードにおける入力と同一になればよく、必要に応じて分周回路３１の代わりに接続用ＰＬＬ（接続用位相同期回路）を設けることも可能である。

発明の実施の形態２．
本発明の実施の形態２にかかるＬＳＩ１０２について図３を用いて説明する。図３は、本発明の実施の形態２にかかるＬＳＩ１０２の概略構成を示すブロック図である。
なお、本発明の実施の形態２にかかるテスト装置２０１の構成は、図２に示す構成と同様であり、同一符号を付すとともに、その説明を省略する。

ＬＳＩ１０２は、図３に示すように、Ｓ個（Ｓは、Ｓ≧２を満たす整数）のＰＬＬを搭載している。具体的には、ＬＳＩ１０２は、周波数ｆのクロックを生成するＯＳＣ４２、ＯＳＣ４２の下流に接続されるＳ個のセレクタ５３_１，５３_２・・・，５３_{（Ｓ―１）}，５３_Ｓ、セレクタ５３_１，５３_２・・・，５３_{（Ｓ―１）}，５３_Ｓを介してＯＳＣ４２と接続される第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_Ｓ、テストモードにおいて第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））のＰＬＬ１２_{（ｋ−１）}と第ｋのＰＬＬ１２_ｋとの間に接続される（Ｓ−１）個の分周回路３２_１，３２_２，・・・３２_Ｓ−１等を備えて構成されている。
また、ＬＳＩ１０２は、第１のＰＬＬ１２_１の出力クロックにより動作する第１のロジック回路（図示省略），第２のＰＬＬ１２_２の出力クロックにより動作する第２のロジック回路（図示省略），・・・第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}の出力クロックにより動作する第（Ｓ−１）のロジック回路（図示省略）、第ＳのＰＬＬ１２_Ｓの出力クロックにより動作する第Ｓのロジック回路（図示省略）を有する。
なお、ＯＳＣ４２はＬＳＩ１０２の外部に備えられ、外部から周波数ｆのクロックを入力するようにしてもよい。

第１のＰＬＬ１２_１、第２のＰＬＬ１２_２、・・・、第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}、第ＳのＰＬＬ１２_Ｓは、逓倍数Ｎを有する。また、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックが入力される分周回路３２_ｋ−１は、テストモードにおいて、実動作モードおける第ｋのＰＬＬ１２_ｋの入力クロックと同一周波数となるように、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックを分周する。具体的には、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックが入力される分周回路３２_ｋ−１は、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の逓倍数の逆数である分周比を有している。即ち、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックが入力される分周回路３２_ｋ−１の分周比は、１／Ｎである。なお、各ＰＬＬの逓倍数Ｎは異なる値であってもよい。

ここで、実動作モードとは、ＯＳＣ４２により生成される周波数ｆのクロックが第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_ＳによりＮ倍に逓倍され、それぞれ、第１のロジック回路（図示省略），第２のロジック回路（図示省略），・・・，第（Ｓ−１）のロジック回路（図示省略），第Ｓのロジック回路（図示省略）に入力され、第１のロジック回路，第２のロジック回路，・・・，第（Ｓ−１）のロジック回路，第Ｓのロジック回路が動作するモードである。
また、テストモードとは、ＬＳＩ１０２に搭載されたＰＬＬ（本実施の形態では、第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_Ｓ）を検査するモードである。

第１のＰＬＬ１２_１に接続されるセレクタ５３_１には、ＯＳＣ４２により生成される周波数ｆのクロック及び信号発生器２０１Ａにより生成される周波数ｆｔの試験クロックが入力されるようになっている。
そして、セレクタ５３_１は、実動作モードにおいてはＯＳＣ４２により生成された周波数ｆのクロックを選択して第１のＰＬＬ１２_１に入力し、テストモードにおいては信号発生器２０１Ａにより生成された周波数ｆｔの試験クロックを選択して第１のＰＬＬ１２_１に入力する。

また、第ｋのＰＬＬ１２_ｋに接続されるセレクタ５３_ｋには、ＯＳＣ４２により生成される周波数ｆのクロック、及び、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックが入力される分周回路３２_ｋ−１の出力クロックが入力されるようになっている。
そして、セレクタ５３_ｋは、実動作モードにおいてはＯＳＣ４２により生成された周波数ｆのクロックを選択して第ｋのＰＬＬ１２_ｋに入力し、テストモードにおいては分周回路３２_ｋ−１の出力クロックを選択して第ｋのＰＬＬ１２_ｋに入力する。

即ち、テストモードにおいて、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}と第ｋのＰＬＬ１２_ｋとは、分周回路３２_ｋ−１を介して接続されるようになっている。そして、テストモードにおいて、第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_Ｓは、それぞれ分周回路３２_１〜３２_Ｓ−１を介して直列に接続されるようになっている。言い換えると、テストモードにおいて、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力クロックは分周回路３２_ｋ−１に入力され、当該分周回路３２_ｋ−１の出力クロックは第ｋのＰＬＬ１２_ｋに入力されるようになっている。

従って、テストモードにおいて、第１のＰＬＬ１２_１には、信号発生器２０１Ａにより生成された周波数ｆｔの試験クロックが入力される。そして、第１のＰＬＬ１２_１において、周波数ｆｔの試験クロックがＮ倍に逓倍されるため、第１のロジック回路（図示省略）には、周波数Ｎ×ｆｔのクロックが入力される。また、第１のＰＬＬ１２_１の直近下流に接続される分周回路３２_１にも、周波数Ｎ×ｆｔのクロックが入力される。そして、当該分周回路３２_１において、周波数Ｎ×ｆｔのクロックが１／Ｎに分周されるため、第２のＰＬＬ１２_２には、周波数ｆｔのクロックが入力される。そして、第２のＰＬＬ１２_２において、周波数ｆｔのクロックがＮ倍に逓倍されるため、第２のロジック回路（図示省略）には、周波数Ｎ×ｆｔのクロックが入力される。

同様にして、第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}には、周波数ｆｔのクロックが入力される。そして、第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}において、周波数ｆｔのクロックがＮ倍に逓倍されるため、第（Ｓ−１）のロジック回路（図示省略）には、周波数Ｎ×ｆｔのクロックが入力される。また、第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}の直近下流に接続される分周回路３２_Ｓ−１にも、周波数Ｎ×ｆｔのクロックが入力される。そして、当該分周回路３２_Ｓ−１において、周波数Ｎ×ｆｔのクロックが１／Ｎに分周されるため、第ＳのＰＬＬ１２_Ｓには、周波数ｆｔのクロックが入力される。そして、第ＳのＰＬＬ１２_Ｓにおいて、周波数ｆｔのクロックがＮ倍に逓倍されるため、第Ｓのロジック回路（図示省略）及び信号測定器２０１Ｂには、周波数Ｎ×ｆｔのクロックが入力される。

即ち、テストモードにおいても、実動作モードと同様に、第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_Ｓに同一周波数のクロックが入力され、第１のロジック回路（図示省略），第２のロジック回路（図示省略），・・・，第（Ｓ−１）のロジック回路（図示省略），第Ｓのロジック回路（図示省略）にＮ逓倍されたクロックが入力されるようになっている。

次に、本発明の実施の形態２にかかるＬＳＩ１０２の検査方法について説明する。本発明にかかるＬＳＩ１０２の検査方法は、ＬＳＩ１０２に搭載されたＰＬＬの検査に用いられる。
まず、テスト装置２０１をＬＳＩ１０２に接続する。具体的には、信号発生器２０１Ａを第１のＰＬＬ１２_１の上流に位置するセレクタ５３_１に接続するとともに、信号測定器２０１Ｂを第ＳのＰＬＬ１２_Ｓの下流に接続する。

次に、信号発生器２０１Ａにより周波数ｆｔの試験クロックを生成させる。同時に、テスト装置２０１により、第１のＰＬＬ１２_１に接続されるセレクタ５３_１に、信号発生器２０１Ａにより生成される周波数ｆｔの試験クロックを第１のＰＬＬ１２_１に入力させる制御信号を出力させる。また、テスト装置２０１により、第ｋのＰＬＬ１２_ｋの上流に接続されるセレクタ５３_ｋに、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の下流に接続される分周回路３２_ｋ−１の出力クロックを第ｋのＰＬＬ１２_ｋに入力させる制御信号を出力させる。次いで、信号測定器２０１Ｂにより、第ＳのＰＬＬ１２_Ｓの出力クロックの周波数を測定する。

このとき、第１のＰＬＬ１２_１が正常である場合、第１のＰＬＬ１２_１の出力クロックの周波数はＮ×ｆｔとなる。次いで、第１のＰＬＬ１２_１の出力クロックは直近下流の分周回路３２_１において分周されるため、第２のＰＬＬ１２_２の入力クロックの周波数はｆｔとなる。同様に、第ＳのＰＬＬ１２_Ｓの入力クロックの周波数はｆｔとなる。そして、第ＳのＰＬＬ１２_Ｓが正常である場合、第ＳのＰＬＬ１２_Ｓの出力クロックの周波数はＮ×ｆｔとなる。従って、ＬＳＩ１０２に搭載された第１のＰＬＬ１２_１，第２のＰＬＬ１２_２，・・・，第（Ｓ−１）のＰＬＬ１２_{（Ｓ−１）}，第ＳのＰＬＬ１２_Ｓの何れか、或いは、全部が不良である場合、信号測定器２０１Ｂにより測定されたクロックの周波数はＮ×ｆｔとならない。このようにして、ＬＳＩ１０２に搭載されたＰＬＬの検査を一回で行うことができる。

以上、説明したように、本発明の実施の形態２にかかるＬＳＩ１０２及びＬＳＩ１０２の検査方法では、Ｓ個（Ｓは、Ｓ≧２を満たす整数）のＰＬＬを備え、テストモードにおいて、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}は、第ｋのＰＬＬ１２_ｋと接続されるように構成されている。即ち、ＬＳＩ１０２は、テストモードにおいて、各ＰＬＬが直列に接続されるように構成されている。これにより、信号発生器２０１Ａを最上流のＰＬＬ（第１のＰＬＬ１２_１）に接続し、信号測定器２０１Ｂを最下流のＰＬＬ（第ＳのＰＬＬ１２_Ｓ）に接続すると、信号発生器２０１Ａにより生成されたクロックは、最上流のＰＬＬ（第１のＰＬＬ１２_１）に入力され、各ＰＬＬを順に経て、最下流のＰＬＬ（第ＳのＰＬＬ１２_Ｓ）により出力され、信号測定器２０１Ｂにより測定される。即ち、ＬＳＩ１０２に搭載されたＳ個のＰＬＬの検査を一回で行うことができることとなり、ＬＳＩ１０２に複数のＰＬＬが搭載された場合であっても、ＰＬＬの検査にかかる時間を低減させることができる。

なお、上述したように、本実施形態では、テストモードにおいて、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}は、分周回路３２_{（ｋ−１）}を介して、第ｋのＰＬＬ１２_ｋと接続されることとしたが、第（ｋ−１）のＰＬＬ１２_{（ｋ−１）}の出力から実動作モードで第ｋのＰＬＬ１２_ｋが入力される信号を生成する回路であればよく、分周回路３２_{（ｋ−１）}の代わりに必要に応じて接続用ＰＬＬ（接続用位相同期回路）等を設けてもよい。

発明の実施の形態３．
本発明の実施の形態３にかかるＬＳＩ１０３について図４を用いて説明する。図４は、本発明の実施の形態３にかかるＬＳＩ１０３の概略構成を示すブロック図である。
なお、本発明の実施の形態３にかかるテスト装置２０１の構成は、図２に示す構成と同様であり、同一符号を付すとともに、その説明を省略する。

ＬＳＩ１０３は、図４に示すように、第１のＰＬＬ群１３６、第２のＰＬＬ群１３７の２個のＰＬＬ群を有している。
第１のＰＬＬ群１３６には、実動作モードにおいて同一の周波数（Ａ／Ｎ）×ｆｔのクロックが入力されるＰＬＬ＿Ｂ_１１３２、ＰＬＬ＿Ｂ_２１３３の２個のＰＬＬが備えられている。また、第２のＰＬＬ群１３７には、同一の周波数ｆｔのクロックが入力されるＰＬＬ＿Ｃ_１１３４、ＰＬＬ＿Ｃ_２１３５の２個のＰＬＬが備えられている。

具体的には、ＬＳＩ１０３は、周波数ｆのクロックを生成するＯＳＣ４３、ＰＬＬ＿Ａ１３１、ＰＬＬ＿Ｂ_１１３２、ＰＬＬ＿Ｂ_２１３３、ＰＬＬ＿Ｃ_１１３４、ＰＬＬ＿Ｃ_２１３５、第１の分周回路３３１、第２の分周回路３３２、第３の分周回路３３３、第４の分周回路３３４、ＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５への入力クロックをそれぞれ切り替える第１のセレクタ５３１，第２のセレクタ５３２、第３のセレクタ５３３，第４のセレクタ５３４、ＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５の出力クロックによりそれぞれ動作するロジック回路Ａ６３１，ロジック回路Ｂ_１６３２，ロジック回路Ｂ_２６３３，ロジック回路Ｃ_１６３４，ロジック回路Ｃ_２６３５を有する。
なお、ＯＳＣ４３はＬＳＩ１０３の外部に備えられることとしてもよい。すなわち、周波数ｆのクロックを外部から供給するものとしてもよい。

第１のセレクタ５３１は、ＯＳＣ４３の直近下流に接続され、ＰＬＬ＿Ａ１３１は、第１のセレクタ５３１を介してＯＳＣ４３と接続されている。また、第１のセレクタ５３１は、テストモード（後述）において、テスト装置２０１の信号発生器２０１Ａと接続される。そして、第１のセレクタ５３１は、実動作モード（後述）においてはＯＳＣ４３により生成された周波数ｆのクロックを選択して、ＰＬＬ＿Ａ１３１に入力し、テストモードにおいては信号発生器２０１Ａにより生成された周波数ｆｔの試験クロックを選択して、ＰＬＬ＿Ａ１３１に入力する。

第１の分周回路３３１は、ＰＬＬ＿Ａ１３１の直近下流に接続され、ＰＬＬ＿Ｂ_１１３２は、第１の分周回路３３１を介してＰＬＬ＿Ａと接続されている。
第２のセレクタ５３２は、第１の分周回路３３１の直近下流に接続され、ＰＬＬ＿Ｂ_２１３３は、第２のセレクタ５３２を介して第１の分周回路３３１と接続されている。また、第２の分周回路３３２は、ＰＬＬ＿Ｂ_１１３２の直近下流に接続され、第２のセレクタ５３２は、第２の分周回路３３２を介してＰＬＬ＿Ｂ_１１３２と接続されている。そして、第２のセレクタ５３２は、実動作モードにおいては第１の分周回路３３１の出力クロックを選択して、ＰＬＬ＿Ｂ_２１３３に入力し、テストモードにおいては第２の分周回路３３２の出力クロックを選択して、ＰＬＬ＿Ｂ_２１３３に入力する。

また、第３のセレクタ５３３は、第１のセレクタ５３１の直近下流に接続され、ＰＬＬ＿Ｃ_１１３４は、第１のセレクタ５３１及び第３のセレクタ５３３を介してＯＳＣ４３と接続されている。また、第３の分周回路３３３は、ＰＬＬ＿Ｂ_２１３３の直近下流に接続され、第３のセレクタ５３３は、第３の分周回路３３３を介してＰＬＬ＿Ｂ_２１３３と接続されている。そして、第３のセレクタ５３３は、実動作モードにおいてはＯＳＣ４３により生成された周波数ｆのクロックを選択して、ＰＬＬ＿Ｃ_１１３４に入力し、テストモードにおいては第３の分周回路３３３の出力クロックを選択して、ＰＬＬ＿Ｃ_１１３４に入力する。

また、第４のセレクタ５３４は、第１のセレクタ５３１の直近下流に接続され、ＰＬＬ＿Ｃ_２１３５は、第１のセレクタ５３１及び第４のセレクタ５３４を介してＯＳＣ４３と接続されている。また、第４の分周回路３３４は、ＰＬＬ＿Ｃ_１１３４の直近下流に接続され、第４のセレクタ５３４は、第４の分周回路３３４を介してＰＬＬ＿Ｃ_１１３４と接続されている。そして、第４のセレクタ５３４は、実動作モードにおいてはＯＳＣ４３により生成された周波数ｆのクロックを選択して、ＰＬＬ＿Ｃ_２１３５に入力し、テストモードにおいては第４の分周回路３３４の出力クロックを選択して、ＰＬＬ＿Ｃ_２１３５に入力する。

即ち、テストモードにおいて、ＰＬＬ＿Ａ１３１とＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_１１３２とＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｂ_２１３３とＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_１１３４とＰＬＬ＿Ｃ_２１３５は、それぞれ、第１の分周回路３３１，第２の分周回路３３２，第３の分周回路３３３，第４の分周回路３３４を介して接続されるようになっている。そして、テストモードにおいて、ＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５は、それぞれ第１の分周回路３３１，第２の分周回路３３２，第３の分周回路３３３，第４の分周回路３３４を介して直列に接続されるようになっている。

換言すれば、テストモードにおいて、ＰＬＬ＿Ｂ_１１３２とＰＬＬ＿Ｂ_２１３３との間には、第２の分周回路３３２が接続される。また、テストモードにおいて、ＰＬＬ＿Ｃ_１１３４とＰＬＬ＿Ｃ_２１３５との間には、第４の分周回路３３４が接続される。これにより、第２の分周回路３３２及び第４の分周回路３３４は、第１分周回路として機能する。
また、テストモードにおいて、第１のＰＬＬ群１３６と第２のＰＬＬ群１３７との間には、第３の分周回路３３３が接続される。これにより、第３の分周回路３３３は、第２分周回路として機能する。

ＰＬＬ＿Ａ１３１は、逓倍数Ａを有する。ＰＬＬ＿Ｂ_１１３２、ＰＬＬ＿Ｂ_２１３３は、逓倍数Ｂを有する。ＰＬＬ＿Ｃ_１１３４、ＰＬＬ＿Ｃ_２１３５は、逓倍数Ｃを有する。
また、第１の分周回路３３１の分周比はＮである。
また、第２の分周回路３３２は、テストモードにおいて、実動作モードにおけるＰＬＬ＿Ｂ_２１３３の入力クロックと同一周波数となるように、ＰＬＬ＿Ｂ_１１３２の出力クロックを分周する。具体的には、第２の分周回路３３２は、ＰＬＬ＿Ｂ_１１３２の逓倍数の逆数である分周比を有している。即ち、第２の分周回路３３２の分周比は、１／Ｂである。
また、第３の分周回路３３３は、テストモードにおいて、実動作モードにおける第２のＰＬＬ群１３７のＰＬＬ＿Ｃ_１１３４の入力クロックと同一周波数となるように、第１のＰＬＬ群１３６のＰＬＬ＿Ｂ_２１３３の出力クロックを分周する。具体的には、第３の分周回路３３３は、ＰＬＬ＿Ａ１３１の逓倍数と第１の分周回路３３１の分周比とＰＬＬ＿Ｂ_１１３２の逓倍数の積の逆数である分周比を有している。即ち、第３の分周回路３３３の分周比は、Ｎ／Ａ×Ｂである。
また、第４の分周回路３３４は、テストモードにおいて、実動作モードにおけるＰＬＬ＿Ｃ_２１３５の入力クロックと同一周波数となるように、ＰＬＬ＿Ｃ_１１３４の出力クロックを分周する。具体的には、第４の分周回路３３４は、ＰＬＬ＿Ｃ_１１３４の逓倍数の逆数である分周比を有している。即ち、第４の分周回路３３４の分周比は、１／Ｃである。

ここで、実動作モードとは、ＯＳＣ４３により生成される周波数ｆのクロックがＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５によりそれぞれＡ倍，Ｃ倍，Ｃ倍に逓倍され、それぞれ、ロジック回路Ａ６３１，ロジック回路Ｃ_１６３４，ロジック回路Ｃ_２６３５に入力され、ロジック回路Ａ６３１，ロジック回路Ｃ_１６３４，ロジック回路Ｃ_２６３５が動作するモードである。また、実動作モードとは、ＯＳＣ４３により生成される周波数ｆのクロックがＰＬＬ＿Ａ１３１によりＡ倍に逓倍され、第１の分周回路３３１により１／Ｎに分周されて周波数（Ａ／Ｎ）×ｆのクロックが生成され、周波数（Ａ／Ｎ）×ｆのクロックがそれぞれＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３に入力されて、Ｂ倍，Ｂ倍に逓倍され、ロジック回路Ｂ_１６３２，ロジック回路Ｂ_２６３３に入力され、ロジック回路Ｂ_１６３２，ロジック回路Ｂ_２６３３が動作するモードである。
また、テストモードとは、ＬＳＩ１０３に搭載されたＰＬＬ（本実施の形態では、ＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５）を検査するモードである。

そして、テストモードにおいて、信号発生器２０１Ａが生成する周波数ｆｔの試験クロックは、ＰＬＬ＿Ａ１３１に入力され、ＰＬＬ＿Ａ１３１においてＡ倍に逓倍される。次に、ＰＬＬ＿Ａ１３１から出力された周波数Ａ×ｆｔのクロックは、第１の分周回路３３１に入力され、第１の分周回路３３１において１／Ｎに分周される。次に、第１の分周回路３３１から出力された周波数（Ａ／Ｎ）×ｆｔのクロックは、ＰＬＬ＿Ｂ_１１３２に入力され、Ｂ倍に逓倍される。次に、ＰＬＬ＿Ｂ_１１３２から出力された周波数（Ａ×Ｂ／Ｎ）×ｆｔのクロックは、第２の分周回路３３２に入力され、第２の分周回路３３２において１／Ｂに分周される。次に、第２の分周回路３３２から出力された周波数（Ａ／Ｎ）×ｆｔのクロックは、ＰＬＬ＿Ｂ_２１３３に入力され、Ｂ倍に逓倍される。次に、ＰＬＬ＿Ｂ_２１３３から出力された周波数（Ａ×Ｂ／Ｎ）×ｆｔのクロックは、第３の分周回路３３３に入力され、第３の分周回路３３３においてＮ／Ａ×Ｂに分周される。次に、第３の分周回路３３３から出力された周波数ｆｔのクロックは、ＰＬＬ＿Ｃ_１１３４に入力され、Ｃ倍に逓倍される。次に、ＰＬＬ＿Ｃ_１１３４から出力された周波数Ｃ×ｆｔのクロックは、第４の分周回路３３４に入力され、第４の分周回路３３４において１／Ｃに分周される。次に、第４の分周回路３３４から出力された周波数ｆｔのクロックは、ＰＬＬ＿Ｃ_２１３５に入力され、Ｃ倍に逓倍され、信号測定器２０１Ｂには、周波数Ｃ×ｆｔのクロックが入力される。

即ち、テストモードにおいても、実動作モードと同様に、ＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５に同一の周波数ｆｔのクロックが入力され、ロジック回路Ａ６３１，ロジック回路Ｃ_１６３４，ロジック回路Ｃ_２６３５に、それぞれ、Ａ倍，Ｃ倍，Ｃ倍に逓倍されたクロックが入力されるようになっている。また、テストモードにおいても、実動作モードと同様に、ＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３に同一の周波数（Ａ／Ｎ）×ｆｔのクロックが入力され、ロジック回路Ｂ_１６３２，ロジック回路Ｂ_２６３３に、それぞれ、Ｂ倍，Ｂ倍に逓倍されたクロックが入力されるようになっている。

次に、本発明の実施の形態３にかかるＬＳＩ１０３の検査方法について説明する。本発明にかかるＬＳＩ１０３の検査方法は、ＬＳＩ１０３に搭載されたＰＬＬの検査に用いられる。
まず、テスト装置２０１をＬＳＩ１０３に接続する。具体的には、信号発生器２０１ＡをＰＬＬ＿Ａ１３１の上流に位置する第１のセレクタ５３１に接続するとともに、信号測定器２０１ＢをＰＬＬ＿Ｃ_２１３５の下流に接続する。
次に、信号発生器２０１Ａにより周波数ｆｔの試験クロックを生成させる。同時に、テスト装置２０１により、第１のセレクタ５３１に、信号発生器２０１Ａにより生成される周波数ｆｔの試験クロックをＰＬＬ＿Ａ１３１に入力させる制御信号を出力させる。また、テスト装置２０１により、第２のセレクタ５３２に、第２の分周回路３３２の出力クロックをＰＬＬ＿Ｂ_２１３３に入力させる制御信号を出力させる。また、テスト装置２０１により、第３のセレクタ５３３に、第３の分周回路３３３の出力クロックをＰＬＬ＿Ｃ_１１３４に入力させる制御信号を出力させる。また、テスト装置２０１により、第４のセレクタ５３４に、第４の分周回路３３４の出力クロックをＰＬＬ＿Ｃ_２１３５に入力させる制御信号を出力させる。次いで、信号測定器２０１Ｂにより、ＰＬＬ＿Ｃ_２１３５の出力クロックの周波数を測定する。

このとき、ＰＬＬ＿Ａ１３１が正常である場合、ＰＬＬ＿Ａ１３１の出力クロックの周波数はＡ×ｆｔとなる。次いで、ＰＬＬ＿Ａ１３１の出力クロックは第１の分周回路３３１において１／Ｎに分周されるため、第１の分周回路３３１の出力クロックの周波数は（Ａ／Ｎ）×ｆｔとなる。次いで、ＰＬＬ＿Ｂ_１１３２が正常である場合、ＰＬＬ＿Ｂ_１１３２の出力クロックの周波数は、（Ａ×Ｂ／Ｎ）×ｆｔとなる。次いで、ＰＬＬ＿Ｂ_１１３２の出力クロックは第２の分周回路３３２において１／Ｂに分周されるため、第２の分周回路３３２の出力クロックの周波数は（Ａ／Ｎ）×ｆｔとなる。次いで、ＰＬＬ＿Ｂ_２１３３が正常である場合、ＰＬＬ＿Ｂ_２１３３の出力クロックの周波数は、（Ａ×Ｂ／Ｎ）×ｆｔとなる。次いで、ＰＬＬ＿Ｂ_２１３３の出力クロックは第３の分周回路３３３においてＮ／Ａ×Ｂに分周されるため、第３の分周回路３３３の出力クロックの周波数はｆｔとなる。次いで、ＰＬＬ＿Ｃ_１１３４が正常である場合、ＰＬＬ＿Ｃ_１１３４の出力クロックの周波数は、Ｃ×ｆｔとなる。次いで、ＰＬＬ＿Ｃ_１１３４の出力クロックは第４の分周回路３３４において１／Ｃに分周されるため、第４の分周回路３３４の出力クロックの周波数はｆｔとなる。次いで、ＰＬＬ＿Ｃ_２１３５が正常である場合、ＰＬＬ＿Ｃ_２１３５の出力クロックの周波数は、Ｃ×ｆｔとなる。従って、ＬＳＩ１０３に搭載されたＰＬＬ＿Ａ１３１，ＰＬＬ＿Ｂ_１１３２，ＰＬＬ＿Ｂ_２１３３，ＰＬＬ＿Ｃ_１１３４，ＰＬＬ＿Ｃ_２１３５の何れか、或いは、全部が不良である場合、信号測定器２０１Ｂにより測定されたクロックの周波数はＣ×ｆｔとならない。このようにして、ＬＳＩ１０３に搭載されたＰＬＬの検査を行うことができる。

以上、説明したように、本発明の実施の形態３にかかるＬＳＩ１０３及びＬＳＩ１０３の検査方法では、実動作モードにおいて、テストモードにおいて、ＰＬＬ＿Ａ１３１、ＰＬＬ＿Ｂ_１１３２、ＰＬＬ＿Ｂ_２１３３、ＰＬＬ＿Ｃ_１１３４、ＰＬＬ＿Ｃ_２１３５が直列に接続される。さらに、ＰＬＬ＿Ｂ_２１３３、ＰＬＬ＿Ｃ_１１３４、ＰＬＬ＿Ｃ_２１３５には、実動作モードと同一周波数の入力クロックが入力される。従って、ＬＳＩ１０３に、実動作モードにおける入力クロックの周波数が異なる複数のＰＬＬが搭載された場合であっても、ＬＳＩ１０３に搭載されたＰＬＬの検査を一回で行うことができる。その結果、ＰＬＬの検査にかかる時間を低減させることができる。

なお、ＬＳＩ１０３に備えられるＰＬＬ群の数及び各ＰＬＬ群に備えられるＰＬＬの数は、これに限られるものではない。また、各ＰＬＬ群に備えられるＰＬＬの数は異なっていてもよい。例えば、ＬＳＩ１０３に、実動作モードにおいて、同一周波数のクロックが入力されるＳ個（Ｓは、Ｓ≧２を満たす整数）のＰＬＬを有するＰ個（Ｐは、Ｐ≧２を満たす整数）のＰＬＬ群を備えて構成される場合には、テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））のＰＬＬと第ｋのＰＬＬとが第１分周回路を介して直列に接続され、第（ｒ−１（ｒは、２≦ｒ≦Ｐを満たす整数））のＰＬＬ群と第ｒのＰＬＬ群とが第２分周回路を介して直列に接続され、第１分周回路が、実動作モードにおいて第ｋのＰＬＬに入力される入力クロックと同一周波数となるように、第（ｋ−１）のＰＬＬの出力クロックを分周して第ｋのＰＬＬに出力し、第２分周回路が、実動作モードにおいて第ｒのＰＬＬ群の第１のＰＬＬに入力される入力クロックと同一周波数となるように、第（ｒ−１）のＰＬＬ群の第ＳのＰＬＬの出力クロックを分周して第ｒのＰＬＬ群の第１のＰＬＬに出力するように構成すればよい。このとき、第１分周回路の分周比は、第（ｋ−１）のＰＬＬの逓倍数の逆数となる。また、第２分周回路の分周比は、（第（ｒ−１）のＰＬＬ群の第ＳのＰＬＬの入力クロックの周波数）／（第ｒのＰＬＬ群の第１のＰＬＬの入力クロックの周波数）の逆数となる。

また、第１のセレクタ５３１と第１の分周回路３３１との間に、実動作モードにおいて並列に接続され、テストモードにおいて分周比が１／Ａである分周回路を介して直列に接続される複数のＰＬＬ＿Ａ１３１、・・・を有するＰＬＬ群が形成されてもよい。この場合、第１の分周回路３３１は、実動作モード及びテストモードにおいて、複数のＰＬＬ＿Ａ１３１、・・・を有するＰＬＬ群と第１のＰＬＬ群１３６とを直列に接続し、第３分周回路として機能する。また、複数のＰＬＬ＿Ａ１３１、・・・を有するＰＬＬ群は、第１の位相同期回路群として機能する。また、第１のＰＬＬ群１３６及び第２のＰＬＬ群１３７は、それぞれ、第２の位相同期回路群及び第３の位相同期回路群として機能する。

発明の実施の形態４．
本発明の実施の形態４にかかるＬＳＩ１０４について図５〜７を用いて説明する。図５〜７は、本発明の実施の形態４にかかるＬＳＩ１０４及びテスト装置２０２の概略構成を示すブロック図である。

テスト装置２０２は、図５に示すように、信号発生器２０２Ａ、信号測定器２０２Ｂ等を備えて構成されている。
信号発生器２０２Ａは、例えば、ＬＳＩ１０４に搭載されたＰＬＬの検査を行うための試験クロックを生成し、出力する。具体的には、信号発生器２０２Ａは、ＬＳＩ１０４上に搭載された第１のＰＬＬ１４の下限入力周波数及び上限入力周波数を生成する。
また、テスト装置２０２は、例えば、ＬＳＩ１０４に搭載されたセレクタ５４１，５４２を制御するための制御信号を出力する。また、テスト装置２０２は、ＬＳＩ１０４に搭載された可変分周回路３４の分周比を制御するための制御信号を出力する。

ＬＳＩ１０４は、図５に示すように、周波数ｆのクロックを生成するＯＳＣ４４、ＯＳＣ４４の下流に接続されるセレクタ５４１，５４２、セレクタ５４１を介してＯＳＣ４４と接続される第１のＰＬＬ１４、セレクタ５４２を介してＯＳＣ４４と接続される第２のＰＬＬ２４、第１のＰＬＬ１４の出力クロックが入力される可変分周回路３４、第１のＰＬＬ１４の出力クロックにより動作する第１のロジック回路６４、第２のＰＬＬ２４の出力クロックにより動作する第２のロジック回路７４を有する。
なお、ＯＳＣ４４はＬＳＩ１０４の外部に備えられることとしてもよい。すなわち、周波数ｆのクロックを外部から供給するものとしてもよい。

第１のＰＬＬ１４は、逓倍数Ｎを有する。また、第２のＰＬＬ２４は、逓倍数Ｍを有する。また、第１のＰＬＬ１４の入力周波数範囲と、第２のＰＬＬ２４の入力周波数範囲とは異なる。本実施形態では、一例として、第１のＰＬＬ１４の入力周波数範囲を４×ｆｔ〜４０×ｆｔとし、第２のＰＬＬ２４の入力周波数を１×ｆｔ〜２０×ｆｔとして、説明する。

ここで、実動作モードとは、ＯＳＣ４４により生成される周波数ｆのクロックが第１のＰＬＬ１４及び第２のＰＬＬ２４によりＮ倍及びＭ倍に逓倍され、第１のロジック回路６４及び第２のロジック回路７４に入力され、第１のロジック回路６４及び第２のロジック回路７４が動作するモードである。
また、テストモードとは、ＬＳＩ１０４に搭載されたＰＬＬ（本実施の形態では、第１のＰＬＬ１４、第２のＰＬＬ２４）を検査するモードである。

第１のＰＬＬ１４に接続されるセレクタ５４１には、ＯＳＣ４４により生成される周波数ｆのクロック及び信号発生器２０２Ａにより生成される試験クロックが入力されるようになっている。
そして、セレクタ５４１は、実動作モードにおいてはＯＳＣ４４により生成された周波数ｆのクロックを選択して、第１のＰＬＬ１４に入力し、テストモードにおいては信号発生器２０２Ａにより生成された試験クロックを選択して、第１のＰＬＬ１４に入力する。
また、第２のＰＬＬ２４に接続されるセレクタ５４２には、ＯＳＣ４４により生成される周波数ｆのクロック及び可変分周回路３４の出力クロックが入力されるようになっている。
そして、セレクタ５４２は、実動作モードにおいてはＯＳＣ４４により生成された周波数ｆのクロックを選択して、第２のＰＬＬ２４に入力し、テストモードにおいては可変分周回路３４の出力クロックを選択して、第２のＰＬＬ２４に入力する。

即ち、テストモードにおいて、第１のＰＬＬ１４と第２のＰＬＬ２４とは、可変分周回路３４を介して直列に接続されるようになっている。言い換えると、テストモードにおいて、第１のＰＬＬ１４の出力クロックは可変分周回路３４に入力され、可変分周回路３４の出力クロックは第２のＰＬＬ２４に入力されるようになっている。

可変分周回路３４は、可変の分周比を有する。
具体的には、可変分周回路３４は、入力周波数の下限を検査するテストモードにおいて、第２のＰＬＬ２４に第２のＰＬＬ２４の下限入力周波数が入力されるように、第１のＰＬＬ１４の出力クロックを分周する。
より具体的には、例えば、図６に示すように、入力周波数の下限を検査するテストモードにおいて、信号発生器２０２Ａは、第１のＰＬＬ１４の下限入力周波数である４×ｆｔの試験クロックを生成する。次いで、第１のＰＬＬ１４において、周波数４×ｆｔの試験クロックがＮ倍に逓倍される。従って、可変分周回路３４に入力されるクロックの周波数は、４×Ｎ×ｆｔとなる。そのため、可変分周回路３４は、周波数４×Ｎ×ｆｔのクロックを１／４×Ｎに分周して、第２のＰＬＬ２４の下限入力周波数である１×ｆｔのクロックを生成する。言い換えれば、入力周波数の下限を検査するテストモードにおいて、可変分周回路３４は、（第１のＰＬＬ１４の下限入力周波数）／（第２のＰＬＬ２４の下限入力周波数）×（第１のＰＬＬ１４の逓倍数）の逆数である分周比で、第１のＰＬＬ１４の出力クロックを分周する。

また、可変分周回路３４は、入力周波数の上限を検査するテストモードにおいて、第２のＰＬＬ２４に第２のＰＬＬ２４の上限入力周波数が入力されるように、第１のＰＬＬ１４の出力クロックを分周する。
より具体的には、例えば、図７に示すように、入力周波数の上限を検査するテストモードにおいて、信号発生器２０２Ａは、第１のＰＬＬ１４の上限入力周波数である４０×ｆｔの試験クロックを生成する。次いで、第１のＰＬＬ１４において、周波数４０×ｆｔの試験クロックがＮ倍に逓倍される。従って、可変分周回路３４に入力されるクロックの周波数は、４０×Ｎ×ｆｔとなる。そのため、可変分周回路３４は、周波数４０×Ｎ×ｆｔのクロックを１／２×Ｎに分周して、第２のＰＬＬ２４の下限入力周波数である２０×ｆｔのクロックを生成する。言い換えれば、入力周波数の上限を検査するテストモードにおいて、可変分周回路３４は、（第１のＰＬＬ１４の上限入力周波数）／（第２のＰＬＬ２４の上限入力周波数）×（第１のＰＬＬ１４の逓倍数）の逆数である分周比で、第１のＰＬＬ１４の出力クロックを分周する。

次に、本発明の実施の形態４にかかるＬＳＩ１０４の検査方法について説明する。本発明にかかるＬＳＩ１０４の検査方法は、ＬＳＩ１０４に搭載されたＰＬＬの検査に用いられる。
まず、テスト装置２０２をＬＳＩ１０４に接続する。具体的には、信号発生器２０２Ａを第１のＰＬＬ１４の上流に位置するセレクタ５４１に接続するとともに、信号測定器２０１Ｂを第２のＰＬＬ２４の下流に接続する。

次に、入力周波数の下限を検査するテストモードでは、例えば、図６に示すように、信号発生器２０２Ａにより周波数４×ｆｔの試験クロックを生成させる。同時に、テスト装置２０２により、第１のＰＬＬ１４に接続されるセレクタ５４１に、信号発生器２０２Ａにより生成される周波数４×ｆｔの試験クロックを第１のＰＬＬ１４に入力させる制御信号を出力させる。また、テスト装置２０２により、第２のＰＬＬ２４に接続されるセレクタ５４２に、可変分周回路３４の出力クロックを第２のＰＬＬ２４に入力させる制御信号を出力させる。また、テスト装置２０２により、可変分周回路３４に、分周比を１／４×Ｎと設定させる制御信号を出力させる。次いで、信号測定器２０２Ｂにより、第２のＰＬＬ２４の出力クロックの周波数を測定する。

このとき、第１のＰＬＬ１４が正常である場合、第１のＰＬＬ１４の出力クロックの周波数は４×Ｎ×ｆｔとなる。次いで、第１のＰＬＬ１４の出力クロックは可変分周回路３４において分周されるため、第２のＰＬＬ２４の入力クロックの周波数は１×ｆｔとなる。そして、第２のＰＬＬ２４が正常である場合、第２のＰＬＬ２４の出力クロックの周波数はＭ×ｆｔとなる。従って、ＬＳＩ１０４に搭載された第１のＰＬＬ１４、第２のＰＬＬ２４のどちらか、或いは、両方の入力周波数の下限範囲が不良である場合、信号測定器２０２Ｂにより測定されたクロックの周波数はＭ×ｆｔとならない。このようにして、ＬＳＩ１０４に搭載されたＰＬＬの入力周波数の下限範囲の検査を一回で行うことができる。

一方、入力周波数の上限を検査するテストモードでは、例えば、図７に示すように、信号発生器２０２Ａにより周波数４０×ｆｔの試験クロックを生成させる。同時に、テスト装置２０２により、第１のＰＬＬ１４に接続されるセレクタ５４１に、信号発生器２０２Ａにより生成される周波数４０×ｆｔの試験クロックを第１のＰＬＬ１４に入力させる制御信号を出力させる。また、テスト装置２０２により、第２のＰＬＬ２４に接続されるセレクタ５４２に、可変分周回路３４の出力クロックを第２のＰＬＬ２４に入力させる制御信号を出力させる。また、テスト装置２０２により、可変分周回路３４に、分周比を１／２×Ｎに設定させる制御信号を出力させる。次いで、信号測定器２０２Ｂにより、第２のＰＬＬ２４の出力クロックの周波数を測定する。

このとき、第１のＰＬＬ１４が正常である場合、第１のＰＬＬ１４の出力クロックの周波数は４０×Ｎ×ｆｔとなる。次いで、第１のＰＬＬ１４の出力クロックは可変分周回路３４において分周されるため、第２のＰＬＬ２４の入力クロックの周波数は２０×ｆｔとなる。そして、第２のＰＬＬ２４が正常である場合、第２のＰＬＬ２４の出力クロックの周波数は２０×Ｍ×ｆｔとなる。従って、ＬＳＩ１０４に搭載された第１のＰＬＬ１４、第２のＰＬＬ２４のどちらか、或いは、両方の入力周波数の上限範囲が不良である場合、信号測定器２０２Ｂにより測定されたクロックの周波数は２０×Ｍ×ｆｔとならない。このようにして、ＬＳＩ１０４に搭載されたＰＬＬの入力周波数の上限範囲の検査を一回で行うことができる。

なお、本実施の形態においては、説明の簡単のため、下限を４×ｆｔ、上限を４０×ｆｔとして説明したが、これに限るものではない。通常、実動作環境において、環境温度に応じてＰＬＬ等の動作環境も変化する。その場合、ＯＳＣ４４からのクロック（周波数ｆｔ）から数〜数十パーセントの割合で周波数が変化したクロックがＰＬＬに入力されると同様の環境になる場合がある。本実施の形態においては、そのような環境下においてもＰＬＬが誤動作しないかをテストするに好適なものであり、この場合は、実際の周波数ｆｔの±数〜数十パーセント周波数を変化させたクロックを使用してＬＳＩのロックレンジをテストする。

以上、説明したように、本発明の実施の形態４にかかるＬＳＩ１０４及びＬＳＩ１０４の検査方法では、テストモードにおいて、第１のＰＬＬ１４と第２のＰＬＬ２４とが可変分周回路３４を介して直列に接続される。また、可変分周回路３４は、入力周波数の下限を検査するテストモードにおいて、第２のＰＬＬ２４に第２のＰＬＬ２４の下限入力周波数が入力されるように、第１のＰＬＬ１４の出力クロックを分周する。また、可変分周回路３４は、入力周波数の上限を検査するテストモードにおいて、第２のＰＬＬ２４に第２のＰＬＬ２４の上限入力周波数が入力されるように、第１のＰＬＬ１４の出力クロックを分周する。これにより、第１のＰＬＬ１４及び第２のＰＬＬ２４のロックレンジを一回で検査することができる。その結果、ＰＬＬのロックレンジ検査にかかる時間を低減させることができる。

なお、本発明の実施の形態４では、ＬＳＩ１０４上に２つのＰＬＬが搭載されることとしたが、ＬＳＩ１０４上に、実施の形態２と同様に、２以上のＰＬＬが搭載されてもよい。この場合、ＬＳＩ１０４には、Ｓ（Ｓは、Ｓ≧２を満たす整数）個のＰＬＬと（Ｓ−１）個の可変分周回路３４_１，３４_２，・・・３４_Ｓ−１とが備えられ、テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））のＰＬＬと第ｋのＰＬＬとは可変分周回路３４_ｋ−１を介して接続される。
また、実施の形態４において、信号発生器２０２Ａにより、周波数ｆｔの試験クロックを生成し、可変分周回路３４の分周比を第１のＰＬＬ１４の逓倍数の逆数とすることにより、実施の形態１と同様に実動作モードと同じ条件でのＰＬＬの検査を行うことも可能である。

また、本発明の実施の形態において、ＬＳＩ上にカウンタ等を備え、分周回路又は接続用ＰＬＬにより最上流のＰＬＬから最下流のＰＬＬまでを直列接続し、ＯＳＣにより生成されるクロックを最上流のＰＬＬに入力し、当該カウンタにより最下流に位置するＰＬＬの出力クロックを測定することにより検査が行われてもよい。
また、本実施の形態において、ＬＳＩ上に搭載された各ＰＬＬの出力クロックを信号測定器により測定するための出力端子をＬＳＩに設けることにより、ＬＳＩ内部で各ＰＬＬを個別に検査し、そのカウント結果を出力することも可能である。

本発明にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態１にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態２にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態３にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態４にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態４にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 本発明の実施の形態４にかかるＬＳＩ及びテスト装置の概略構成を示すブロック図である。 従来のＬＳＩ及びテスト装置の概略構成を示すブロック図である。 従来のＬＳＩ及びテスト装置の概略構成を示すブロック図である。

符号の説明

１０，１１，１２_１，１４ 第１のＰＬＬ（位相同期回路）
２０，２１，１２_２，２４ 第２のＰＬＬ（位相同期回路）
３０，３１，３２_１，〜３２_{（Ｓ−１）} 分周回路
３４ 可変分周回路
１３１ ＰＬＬ＿Ａ（位相同期回路）
１３２ ＰＬＬ＿Ｂ_１（位相同期回路）
１３３ ＰＬＬ＿Ｂ_２（位相同期回路）
１３４ ＰＬＬ＿Ｃ_１（位相同期回路）
１３５ ＰＬＬ＿Ｃ_２（位相同期回路）
１３６ 第１のＰＬＬ群（第２の位相同期回路群）
１３７ 第２のＰＬＬ群（第３の位相同期回路群）
３３１ 第１の分周回路（第３分周回路）
３３２ 第２の分周回路（第１分周回路）
３３３ 第３の分周回路（第２分周回路）
３３４ 第４の分周回路（第１分周回路）
１００，１０１，１０２，１０３，１０４ ＬＳＩ（半導体集積回路）

Claims (9)

1. Ｓ個（Ｓは、Ｓ≧２を満たす整数）の位相同期回路を備え、
   テストモードにおいて、
   第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））の位相同期回路は、第ｋの位相同期回路と直列に接続される半導体集積回路。
2. テストモードにおいて、前記第（ｋ−１）の位相同期回路と前記第kの位相同期回路とは、実動作モードで入力される入力クロックと同一周波数のクロックが入力されるように接続される請求項１に記載の半導体集積回路。
3. テストモードにおいて、前記第（ｋ−１）の位相同期回路と前記第ｋの位相同期回路との間に接続される分周回路を備え、
   前記分周回路は、実動作モードにおいて前記第ｋの位相同期回路に入力される入力クロックと同一周波数となるように、前記第（ｋ−１）の位相同期回路の出力クロックを分周して前記第ｋの位相同期回路に出力する請求項１又は２に記載の半導体集積回路。
4. 前記分周回路は、前記第（ｋ−１）の位相同期回路の逓倍数の逆数である分周比を有する請求項３記載の半導体集積回路。
5. テストモードにおいて、前記第（ｋ−１）の位相同期回路と前記第kの位相同期回路との間に接続される分周回路を備え、
   前記ｋの位相同期回路は、前記分周回路により、実動作モードで入力される入力クロックと同一周波数のクロックが入力され、
   前記分周回路の分周比は可変である請求項１に記載の半導体集積回路。
6. テストモードにおいて、前記第（ｋ−１）の位相同期回路と前記第ｋの位相同期回路との間に接続される接続用位相同期回路を備え、
   前記接続用位相同期回路は、実動作モードにおいて前記第ｋの位相同期回路に入力される入力クロックと同一周波数となるように、前記第（ｋ−１）の位相同期回路の出力クロックを逓倍して前記第ｋの位相同期回路に出力する請求項１又は２に記載の半導体集積回路。
7. 実動作モードにおいて、同一周波数のクロックが入力されるＳ個（Ｓは、Ｓ≧２を満たす整数）の位相同期回路を有するＰ個（Ｐは、Ｐ≧２を満たす整数）の位相同期回路群と、
   テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））の位相同期回路と第ｋの位相同期回路との間に接続される第１分周回路と、
   テストモードにおいて、第（ｒ−１（ｒは、２≦ｒ≦Ｐを満たす整数））の位相同期回路群と第ｒの位相同期回路群との間に接続される第２分周回路とを備え、
   テストモードにおいて、第（ｋ−１）の位相同期回路は、第ｋの位相同期回路と直列に接続され、かつ第（ｒ−１）の位相同期回路群は、第ｒの位相同期回路群と直列に接続され、
   前記第１分周回路は、実動作モードにおいて前記第ｋの位相同期回路に入力される入力クロックと同一周波数となるように、前記第（ｋ−１）の位相同期回路の出力クロックを分周して前記第ｋの位相同期回路に出力し、
   前記第２分周回路は、実動作モードにおいて前記第ｒの位相同期回路群の第１の位相同期回路に入力される入力クロックと同一周波数となるように、前記第（ｒ−１）の位相同期回路群の第Ｓの位相同期回路の出力クロックを分周して前記第ｒの位相同期回路群の第１の位相同期回路に出力する半導体集積回路。
8. 実動作モードにおいて、同一周波数のクロックが入力される第１の位相同期回路群、及び第３の位相同期回路群と、
   実動作モード及びテストモードにおいて、前記第１の位相同期回路群の出力クロックが入力される第３分周回路と、
   実動作モード及びテストモードにおいて、前記第１の位相同期回路群と前記第３分周回路を介して接続され、前記第３分周回路の出力クロックが入力される第２の位相同期回路群とを備え、
   テストモードにおいて、前記第２分周回路は、前記第２の位相同期回路群と前記第３の位相同期回路群とを接続する請求項７に記載の半導体集積回路。
9. Ｓ個（Ｓは、Ｓ≧２を満たす整数）の位相同期回路を備え、テストモードにおいて、第（ｋ−１（ｋは、２≦ｋ≦Ｓを満たす整数））の位相同期回路は、第ｋの位相同期回路と直列に接続される半導体集積回路の最上流に位置する前記位相同期回路にテスト信号を入力し、
   最下流に位置する前記位相同期回路の出力クロックを検査する半導体集積回路の検査方法。

Images