KR20080096479A - 반도체 집적 회로 및 그 테스트 방법 - Google Patents

반도체 집적 회로 및 그 테스트 방법 Download PDF

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Abstract

반도체 집적 회로는 S 개의 PLL (S 는 S≥2 를 만족하는 정수) 들을 포함하며, 제 (k-1) PLL (12(k-1)) (k 는 2≤k≤S 를 만족하는 정수) 이 테스트 모드에서 제 k PLL (12k) 에 접속된다. 이 방식에서는, S 개의 PLL 들에 대한 검사가 단일 테스트로 수행될 수 있어 복수 개의 PLL 들을 구비한 반도체 집적 회로에 대한 PLL 검사하는데 요구된 시간을 절감할 수 있다.
위상 동기 루프 회로, 주파수 분할 회로, 테스트 클록, 주파수 분할 인자, 주파수 체배 인자

Description

반도체 집적 회로 및 그 테스트 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF TESTING SAME}
본 발명은 반도체 집적 회로 및 이를 테스트하는 방법에 관한 것이다.
최근, 대규모 집적 회로 (LSI) 의 크기가 증가함에 따라 LSI 에 내장된 PLL (위상 동기 루프) 의 개수는 증가하였다. 따라서, LSI 에 내장된 PLL 의 검사 시간도 문제가 있게 점점 길어졌다.
이하에서는 도 8 을 참조하여 LSI 에 내장된 PLL 을 검사하는 종래 방법을 설명한다. 도 8 에서는 LSI (1000) 가 2 개의 PLL, 즉 제 1 PLL (1001) 과 제 2 PLL (1002) 을 갖는 예시적 경우를 도시한다. PLL 을 테스트하는 테스트 디바이스 (2000) 는 신호 생성기 (2001) 와 신호 측정 디바이스 (2002) 를 포함한다. 또한, 테스트 디바이스 (2000) 는 스위치 (2003 및 2004) 를 포함한다. 스위치 (2003) 는 제 1 PLL (1001) 과 제 2 PLL (1002) 간의 신호 생성기 (2001) 로부터의 접속을 변경한다. 마찬가지로, 스위치 (2004) 는 제 1 PLL (1001) 과 제 2 PLL (1002) 간의 신호 측정 디바이스 (2002) 로의 접속을 변경한다.
이후, LSI (1000) 에 내장된 PLL 을 테스트하기 위해, 우선, 제 1 PLL (1001) 은 제 1 스위치 (2003) 와 제 2 스위치 (2004) 에 의해 신호 생성기 (2001) 와 신호 측정 디바이스 (2002) 에 접속된다. 이 경우, 신호 생성기 (2001) 에서 출력된 주파수 ft 를 갖는 클록은 제 1 PLL (1001) 에 입력되고, 그 주파수는 제 1 PLL (1001) 에서 N 배로 주파수 체배된다. 이후, 제 1 PLL (1001) 에서 출력된 주파수 N×ft 를 갖는 클록은 신호 측정 디바이스 (2002) 에서 측정되고, 제 1 PLL (1001) 의 테스트가 완료된다. 다음으로, 스위치 (2003 및 2004) 를 변경하여, 제 2 PLL (1002) 이 신호 생성기 (2001) 와 신호 측정 디바이스 (2002) 에 접속된다. 이 경우, 신호 생성기 (2001) 에서 출력된 주파수 ft 를 갖는 클록은 제 2 PLL (1002) 에 입력되고, 주파수는 제 2 PLL (1002) 에서 M 배로 주파수 체배된다. 이후, 제 2 PLL (1002) 에서 출력된 주파수 M×ft 를 갖는 클록은 신호 측정 디바이스 (2002) 에서 측정되고, 제 2 PLL (1002) 의 테스트가 완료된다.
도 9 는 도 8 에서 도시된 회로 보다 구체적인 실시예를 도시한다. 도 9 에 도시되는 바와 같이, 선택기 (1004 및 1005) 는 각각 제 1 PLL (1001) 및 제 2 PLL (1002) 에 접속된다. 보통 동작 모드 시, 선택기 (1004 및 1005) 는 OSC (1003, 오실레이터) 에 의해 생성된 클록을 선택하고, 그 클록은 제 1 PLL (1001) 및 제 2 PLL (1002) 에 입력된다. 한편, 테스트 모드에서, 선택기 (1004 및 1005) 는 신호 생성기 (2001) 에 의해 생성된 클록을 선택하고, 이 클록은 제 1 PLL (1001) 및 제 2 PLL (1002) 에 입력된다. 또한, 제 1 논리 회로 (1006) 및 제 2 논리 회로 (1007) 는 제 1 PLL (1001) 및 제 2 PLL (1002) 에 접속된다. 제 1 논리 회로 (1006) 및 제 2 논리 회로 (1007) 는 보통 동작 모드 시 제 1 PLL (1001) 및 제 2 PLL (1002) 에서 출력된 클록으로 활성화된다. 그리고, 테스트 디바이스 (2000) 는 선택기 (1004 및 1005) 의 스위칭을 제어하는 제어 신호를 출력한다.
그 후, LSI (1000) 에 내장된 PLL 을 테스트하기 위해, 우선 제 1 PLL (1001) 은 스위치 (2005) 에 의해 신호 생성기 (2001) 에 접속되며, 또한 제 1 PLL (1001) 은 스위치 (2006) 에 의해 신호 측정 디바이스 (2002) 에 접속된다. 동시에, 테스트 디바이스 (2000) 는 신호 생성기 (2001) 에 의해 생성된 클록을 제 1 PLL (1001) 에 입력하도록 선택기 (1004) 에 제어 신호를 입력한다. 이 경우, 신호 생성기 (2001) 에서 출력된 주파수 ft 를 갖는 클록은 제 1 PLL (1001) 에 입력되고, 그 주파수는 제 1 PLL (1001) 에서 N 배로 주파수 체배된다. 그 후, 제 1 PLL (1001) 에서 출력된 주파수 N×ft 를 갖는 클록은 신호 측정 디바이스 (2002) 에서 측정되고, 제 1 PLL (1001) 의 테스트가 완료된다. 다음으로, 제 2 PLL (1002) 는 스위치 (2005) 를 변경하여 신호 생성기 (2001) 에 접속되고, 또한 제 2 PLL (1002) 는 스위치 (2006) 를 변경하여 신호 측정 디바이스 (2002) 에 접속된다. 동시에, 테스트 디바이스 (2000) 는 선택기 (1005) 에 제어 신호를 입력하여 신호 생성기 (2001) 에 의해 생성된 클록을 제 2 PLL (1002) 에 입력시킨다. 이 경우, 신호 생성기 (2001) 에서 출력된 주파수 ft 를 갖는 클록은 제 2 PLL (1002) 에 입력되고, 그 주파수는 제 2 PLL (1002) 에서 M 배로 주파수 체배된다. 그 후, 제 2 PLL (1002) 에서 출력된 주파수 M×ft 를 갖는 클록은 신호 측정 디바이스 (2002) 에서 측정되고, 제 2 PLL (1002) 의 테스트가 완료된다.
그러나, 도 8 및 도 9 에 도시된 방법에서는, 복수의 PLL 이 LSI 에 내장되는 경우로, PLL 테스트를 완료하기 위해 LSI 에 내장된 PLL 의 개수와 동일 개수만큼 테스트를 수행해야 한다. 따라서, PLL 의 테스팅 횟수가 더욱 증가하여 문제가 있다. 또한, 신호 생성기와 신호 측정 디바이스 양자는 고가이며, 여러 테스트 디바이스를 동시에 이용하는 것은 비현실적이다. 또한, 단일 테스트 디바이스에 내장된 신호 생성기와 신호 측정 디바이스의 개수는 최대 2 개 또는 3 개 채널이며, 심지어 2 개 이상의 PLL 을 동시에 테스트할 수도 없다.
한편, 2 개의 PLL 중 하나에 지연 회로에 의해 지연된 클록을 입력하고, 비교기에 의해 2 개의 PLL 에서 출력된 클록들을 비교하며, 2 개의 PLL 에서 출력된 클록들 간의 위상차로부터 PLL 고장을 검출함으로써 2 개의 PLL 를 갖는 LSI 에 대해 2 개의 PLL 을 동시에 테스트하는 것이 알려져 있다. (예를 들어, 심사되지 않은 일본 공개 공보 제 2005-277472 호 (Ogawa))
그러나, Ogawa 에 의해 기술된 방법은 2 개의 입력 클록 간의 위상차만을 비교하며, 2 개 이상의 PLL 을 갖는 LSI 에 대처할 수 없다.
일 실시형태에서, 반도체 집적 회로는 S 개의 위상 동기 루프 회로 (S 는 S≥2 를 만족하는 정수) 를 포함하며, 여기서 제 (k-1) 위상 동기 루프 회로는 테스트 모드에서 제 k 위상 동기 루프에 직렬로 접속된다 (k 는 2≤k≤S 를 만족하는 정수). 바꿔 말하면, 반도체 집적 회로는 각 위상 동기 루프 회로가 테스트 모드에서 직렬로 접속되도록 구성된다. 이 구조에서, 신호 생성기가 가장 업 스트림에 있는 위상 동기 루프 회로에 접속되며 신호 측정 디바이스가 가장 다운 스트림에 있는 위상 동기 루프 회로에 접속되는 경우, 신호 생성기에 의해 생성된 클록은 가장 업 스트림에 있는 위상 동기 루프 회로에 접속되고, 순차적으로 각 위상 동기 루프 회로를 통과하며, 가장 다운 스트림에 있는 위상 동기 루프 회로에서 출력되고, 신호 측정 디바이스에 의해 측정된다. 바꿔 말하면, 반도체 집적 회로에 내장된 각각의 S 개의 위상 동기 루프 회로에 대한 검사는 단일 테스트로 수행될 수 있어, 반도체 집적 회로가 복수 개의 위상 동기 루프 회로를 갖더라도 위상 동기 루프 회로를 검사하는데 요구된 시간을 절감할 수 있다.
일 양태에 따르면, 본 발명은 PLL 의 테스팅 시간을 절감할 수 있다.
본 발명은 반도체 집적 회로에 내장된 복수 개의 위상 동기 루프 회로에 대한 검사가 단일 테스트로 수행되는 반도체 집적 회로 및 그 테스트 방법을 제공하는 것이다.
본 발명에 의하면, 반도체 집적 회로에 내장된 복수 개의 위상 동기 루프 회로 각각에 대한 검사는 단일 테스트로 수행될 수 있어, 반도체 집적 회로가 복수 개의 위상 동기 루프 회로를 갖더라도 위상 동기 루프 회로를 검사하는데 요구된 시간을 절감할 수 있다.
또한, 본 발명은 위상 동기 루프 회로 (PLL) 의 테스팅 시간을 절감할 수 있 다.
본 발명의 상기 및 다른 목적, 장점, 및 특징은 첨부된 도면을 참조하여 몇몇 바람직한 실시형태들로부터 더욱 명확해 진다.
이하에서는 서술적 실시형태들을 참조하여 본 발명을 설명한다. 당업자는 본 발명의 가르침을 이용하여 많은 다른 실시형태들로 달성될 수 있음과 본 발명이 예시적 목적으로 서술된 실시형태들에 제한되지 않음을 인식한다.
이하에서는 본 발명에 따른 실시형태들을 설명한다. 그러나, 본 발명이 이들 실시형태들에 제한되지 않음을 이해해야 한다.
우선, 이하에서는 본 발명의 기본 개념을 설명한다. 도 1 은 본 발명의 일 양태에서 대규모 반도체 집적 회로 (100, LSI) 에 내장된 테스트 디바이스와 LSI (100) 의 개략적 구조를 도시하는 블록도이다.
도 1 에 도시된 바와 같이, 본 발명의 실시형태의 LSI (100) 는 예를 들어, 제 1 PLL (10), 제 1 PLL (10) 로부터의 출력 클록이 입력되는 주파수 분할 회로 (30), 및 주파수 분할 회로 (30) 를 통해 제 1 PLL (10) 에 접속된 제 2 PLL (20) 등을 포함한다.
"접속" 이란 용어는 직접 접속뿐만 아니라 다른 회로 등을 통한 간접적인 접속도 의미한다.
테스트 디바이스 (200) 는 신호 생성기 (200A), 신호 측정 디바이스 (200B) 등을 포함한다.
제 1 PLL (10) 은 주파수 체배 인자 N 을 갖는 것으로 가정한다. 또한, 제 2 PLL (20) 은 주파수 체배 인자 M 을 갖는 것으로 가정한다. 또한, 주파수 분할 회로 (30) 는 제 1 PLL (10) 의 주파수 체배 인자의 역수와 동일한 주파수 분할 인자를 갖는 것으로 가정한다. 즉, 주파수 분할 회로 (30) 의 주파수 분할 인자는 1/N 이다.
PLL 테스트가 LSI (100) 에서 수행되는 테스트 모드에서, 신호 생성기 (200A) 는 주파수 ft 를 갖는 테스트 클록을 생성하며, 그 테스트 클록은 제 1 PLL (10) 에 입력된다. 다음으로, 주파수 ft 를 갖는 테스트 클록은 제 1 PLL (10) 에서 N 배로 주파수 체배된다. 그 후, 제 1 PLL (10) 로부터 출력된 주파수 N×ft 를 갖는 클록은 주파수 분할 회로 (30) 에 입력되고, 주파수 분할 회로 (30) 에서 1/N 만큼 주파수 분할된다. 다음, 주파수 분할 회로 (30) 로부터 출력된 주파수 ft 를 갖는 출력 클록은 제 2 PLL (20) 에 입력되고, 제 2 PLL (20) 에서 M 배로 주파수 체배된다. 이후, 신호 측정 디바이스 (200B) 는 주파수 M×ft 를 갖는 클록을 측정한다. 바꿔 말하면, 제 1 PLL (10) 및 제 2 PLL (20) 은 테스트 모드에서 주파수 분할 회로 (30) 를 통해 직렬로 접속된다.
이 경우, 제 1 PLL (10) 및 제 2 PLL (20) 중 하나 또는 양자가 불량한 경우, 신호 측정 디바이스 (200B) 에서 측정된 클록은 주파수 M×ft 를 갖지 않는다. 이 방식에서는, LSI (100) 내의 각 위상 동기 루프 회로에 대한 검사가 단일 테스트로 수행될 수 있다.
제 1 실시형태
이하에서는 도 2 를 참조하여 본 발명의 제 1 실시형태에 따른 LSI (101) 를 설명한다. 도 2 는 본 발명의 제 1 실시형태에 따른 테스트 디바이스 (201) 와 LSI (101) 의 개략적 구조를 나타내는 블록도이다.
도 2 에 도시된 바와 같이, 테스트 디바이스 (201) 는 신호 생성기 (201A), 신호 측정 디바이스 (201B) 등을 포함한다.
신호 생성기 (201A) 는 예를 들어, LSI (101) 에 내장된 PLL (위상 동기 루프) 에 대한 테스트가 수행되는 주파수 ft 를 갖는 테스트 클록을 생성하고 출력한다. 특히, 신호 생성기 (201A) 는 OSC (41, 오실레이터 클록) 에 의해 생성된 주파수 f 를 갖는 기준 클록과 동등한 주파수 ft 를 갖는 테스트 클록을 생성한다 (이후에 상세히 설명함).
신호 측정 디바이스 (201B) 는 예를 들어, LSI 에 내장된 PLL 에서 출력된 클록의 주파수를 측정한다. 또한, 테스트 디바이스 (201) 는 LSI (101) 에 내장된 선택기 (51 및 52) 를 제어하는 제어 신호를 출력한다 (이후에 상세히 설명함).
도 2 에 도시된 바와 같이, LSI 는 또한 주파수 f 를 갖는 클록을 생성하는 OSC (41, 오실레이터 클록); OSC (41) 의 다운 스트림에 접속된 선택기 (51 및 52); 선택기 (51) 를 통해 OSC (41) 에 접속된 제 1 PLL (11); 선택기 (52) 를 통해 OSC (41) 에 접속된 제 2 PLL (21); 제 1 PLL (11) 과 제 2 PLL (21) 간에 접속된 주파수 분할 회로 (31); 제 1 PLL (11) 로부터의 출력 클록으로 동작하는 제 1 논리 회로 (61); 및 제 2 PLL (21) 로부터의 출력 클록으로 동작하는 제 2 논리 회 로 (71) 를 포함한다.
부수적으로, OSC 는 LSI (101) 의 외부에 배치될 수도 있다. 바꿔 말하면, 주파수 f 를 갖는 클록은 외부 소스로부터 제공될 수도 있다.
제 1 PLL (11) 은 주파수 체배 인자 N 을 갖는 것으로 가정한다. 또한, 제 2 PLL (21) 은 주파수 체배 인자 M 을 갖는 것으로 가정한다. 또한, 테스트 모드에서, 주파수 분할 회로 (31) 는 제 1 PLL (11) 에서 출력된 클록을 주파수 분할하여 결과로서 생성된 주파수를 일반 모드에서 동작하는 제 2 PLL (21) 에 입력된 클록의 주파수와 동일하게 한다. 구체적으로, 주파수 분할 회로 (31) 는 제 1 PLL (11) 의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는다. 즉, 주파수 분할 회로 (31) 의 주파수 분할 인자는 1/N 이다.
"일반 모드" 란 용어는 OSC (41) 에 의해 생성된 주파수 f 를 갖는 클록이 각각 제 1 PLL (11) 및 제 2 PLL (21) 에서 N 배 및 M 배로 주파수 체배되고, 각각 제 1 논리 회로 (61) 및 제 2 논리 회로 (71) 에 각 신호가 공급되어 제 1 논리 회로 (61) 및 제 2 논리 회로 (71) 가 동작되는 모드를 의미한다.
또한, "테스트 모드" 란 용어는 LSI (101) 에 내장된 PLL 들 (즉, 본 실시형태의 제 1 PLL (11) 및 제 2 PLL (21)) 에 대한 테스트가 수행되는 모드를 의미한다.
제 1 PLL (11) 에 접속된 선택기 (51) 는 OSC (41) 에 의해 생성된 주파수 f 를 갖는 클록과 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 수신한다.
이후, 선택기 (51) 는 일반 모드에서 제 1 PLL (11) 로 OSC (41) 에 의해 생성된 주파수 f 를 갖는 클록을 선택 및 출력하며, 테스트 모드에서 제 1 PLL (11) 로 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 선택 및 출력한다.
한편, 제 2 PLL (21) 에 접속된 선택기 (52) 는 OSC (41) 에 의해 생성된 주파수 f 를 갖는 클록과 주파수 분할 회로 (31) 로부터의 출력 클록을 수신한다.
이후, 선택기 (52) 는 일반 모드에서 제 2 PLL (21) 로 OSC (41) 에 의해 생성된 주파수 f 를 갖는 클록을 선택 및 출력하며, 테스트 모드에서 제 2 PLL (21) 로 주파수 분할 회로 (31) 로부터의 출력 클록을 선택 및 출력한다.
즉, 테스트 모드에서, 주파수 분할 회로 (31) 를 통해 제 1 PLL (11) 과 제 2 PLL (21) 은 직렬로 접속된다. 바꿔 말하면, 테스트 모드에서, 제 1 PLL (11) 로부터의 출력 클록은 주파수 분할 회로 (31) 에 입력되고, 주파수 분할 회로 (31) 에서 출력된 클록은 제 2 PLL (21) 에 입력된다.
따라서, 테스트 모드에서, 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록은 제 1 PLL (11) 에 입력된다. 이후, 주파수 ft 를 갖는 테스트 클록이 제 1 PLL (11) 에서 N 배로 주파수 체배되기 때문에, 주파수 N×ft 를 갖는 클록은 제 1 논리 회로 (61) 과 주파수 분할 회로 (31) 에 입력된다. 다음으로, 주파수 N×ft 를 갖는 클록이 1/N 만큼 주파수 분할되기 때문에, 주파수 ft 를 갖는 클록은 제 2 PLL (21) 에 입력된다. 그 다음, 주파수 ft 를 갖는 클록이 제 2 PLL (21) 에서 M 배로 주파수 체배되기 때문에, 주파수 M×ft 를 갖는 클록은 제 2 논리 회로 (71) 과 신호 측정 디바이스 (201B) 에 입력된다.
즉, 일반 모드와 유사하게, 동일 주파수를 갖는 클록이 제 1 PLL (11) 및 제 2 PLL (21) 에 입력되고, N 배로 체배된 클록과 M 배로 체배된 클록은 심지어 테스트 모드에서도 각각 제 1 논리 회로 (61) 및 제 2 논리 회로 (71) 에 입력된다.
다음으로, 이하에서는 본 발명의 제 1 실시형태에 따른 LSI (101) 를 테스트하는 방법을 설명한다. 본 발명에 따른 LSI (101) 를 테스트하는 방법은 LSI (101) 에 내장된 PLL 들을 검사하는데 사용된다.
우선, 테스트 디바이스 (201) 는 LSI (101) 에 접속된다. 특히, 신호 생성기 (201A) 는 제 1 PLL (11) 의 업 스트림에 위치된 선택기 (51) 접속되고, 신호 측정 디바이스 (201B) 는 제 2 PLL (21) 의 다운 스트림에 접속된다.
다음으로, 신호 생성기 (201A) 는 주파수 ft 를 갖는 테스트 클록을 생성한다. 동시에, 테스트 디바이스 (201) 는 제 1 PLL (11) 에 접속된 선택기 (51) 가 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 제 1 PLL (11) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (201) 는 제 2 PLL (21) 에 접속된 선택기 (52) 가 주파수 분할 회로 (31) 에서 출력된 클록을 제 2 PLL (21) 에 입력하도록 제어 신호를 전송한다. 이후, 신호 측정 디바이스 (201B) 는 제 2 PLL (21) 에서 출력된 클록의 주파수를 측정한다.
여기서, 제 1 PLL (11) 이 정상으로 기능하는 경우, 제 1 PLL (11) 에서 출력된 클록의 주파수는 주파수 N×ft 가 된다. 다음으로, 제 1 PLL (11) 에서 출력된 클록이 주파수 분할 회로 (31) 에 의해 주파수 분할되기 때문에, 제 2 PLL (21) 에 입력된 클록의 주파수는 주파수 ft 가 된다. 이후, 제 2 PLL (21) 이 정상으로 기능하는 경우, 제 2 PLL (21) 에서 출력된 클록의 주파수는 주파수 M×ft 가 된다. 따라서, 제 1 PLL (11) 및 제 2 PLL (21) 중 하나 또는 양자가 불량인 경우, 신호 측정 디바이스 (201B) 에서 측정된 클록은 주파수 M×ft 를 갖지 않는다. 이 방식에서는, LSI (101) 에 내장된 복수의 PLL 들에 대한 검사가 단일 테스트로 수행될 수 있다.
위에서 설명한 바와 같이, LSI (101) 와 LSI (101) 내의 PLL 들을 테스트하는 방법에서는 테스트 모드에서 제 1 PLL (11) 이 제 2 PLL (21) 에 직렬로 접속된다. 즉, LSI (101) 는 제 1 PLL (11) 이 테스트 모드에서 제 2 PLL (21) 에 직렬로 접속되는 방식으로 구성된다. 이 구조의 경우, 신호 생성기 (201A) 가 제 1 PLL (11) 에 접속되고 신호 측정 디바이스 (201B) 가 제 2 PLL (21) 에 접속되면, 신호 생성기 (201A) 에 의해 생성된 클록은 제 1 PLL (11) 에 입력되고, 이후 제 2 PLL (21) 에 입력된다. 이후, 그 클록은 제 2 PLL (21) 에서 주파수 체배되고, 신호 측정 디바이스 (201B) 에 의해 측정된다. 즉, LSI (101) 에 내장된 2 개의 PLL 에 대한 검사는 단일 테스트로 수행될 수 있어, LSI (101) 가 2 개의 PLL 를 갖더라도 PLL 들을 검사하는데 요구된 시간을 절감할 수 있다.
부수적으로, 본 실시형태에서는, 제 1 PLL (11) 이 테스트 모드에서 주파수 분할 회로 (31) 를 통해 제 2 PLL (21) 에 접속된다. 그러나, 접속용으로 설계된 PLL (접속용으로 설계된 위상 동기 루프) 은, 테스트 모드에서, 제 2 PLL (21) 에 입력된 신호가 일반 모드에서 제 2 PLL (21) 에 입력된 신호와 동일하다면, 주 파수 분할 회로 (31) 를 대신하여 적절하게 사용될 수도 있다.
제 2 실시형태
이하에서는 도 3 을 참조하여 본 발명의 제 2 실시형태에 따른 LSI (102) 를 설명한다. 도 3 은 본 발명의 제 2 실시형태에 따라 LSI (102) 의 개략적 구조를 도시하는 블록도이다.
부수적으로, 본 발명의 제 2 실시형태에 따른 테스트 디바이스 (201) 는 도 2 의 테스트 디바이스 (201) 와 유사한 구조를 갖는다. 따라서, 동일 부호가 할당되고 설명은 생략된다.
도 3 에 도시된 바와 같이, LSI (102) 는 S 개의 PLL (S 는 S≥2 를 만족하는 정수) 을 갖는다. 특히, LSI (102) 는 주파수 f 를 갖는 클록을 생성하는 OSC (42); OSC (42) 의 다운 스트림에 접속된 S 개의 선택기 (531, 532, …, 53(S-1), 및 53S); 선택기 (531, 532, …, 53(S-1), 및 53S) 각각을 통해 OSC (42) 에 접속된 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S); 및 테스트 모드에서 제 (k-1) PLL (12(k-1)) 과 제 k PLL (12k) (k 는 2≤k≤S 을 만족하는 정수) 간에 접속된 S-1 개의 주파수 분할 회로 (321, 322, …, 및 32S-1) 등을 포함한다.
또한, LSI (102) 는 제 1 PLL (121) 로부터의 출력 클록으로 동작하는 제 1 논리 회로 (미도시), 제 2 PLL (122) 로부터의 출력 클록으로 동작하는 제 2 논리 회로 (미도시), …, 제 (S-1) PLL (12(S-1)) 로부터의 출력 클록으로 동작하는 제 (S-1) 논리 회로 (미도시), 및 제 S PLL (12S) 로부터의 출력 클록으로 동작하는 제 S 논리 회로 (미도시) 를 포함한다.
부수적으로, OSC (42) 는 LSI (102) 의 외부에 배치될 수도 있고, 주파수 f 를 갖는 클록이 외부로부터 입력될 수도 있다.
제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S) 은 주파수 체배 인자 N 을 갖는다. 또한, 테스트 모드에서, 제 (k-1) PLL (12(k-1)) 로부터의 출력 클록이 입력되는 주파수 분할 회로 (32k-1) 는 제 (k-1) PLL (12(k-1)) 으로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수를 일반 모드에서 동작하는 제 k PLL (12k) 에 입력된 클록의 주파수와 동일하게 한다. 구체적으로, 제 (k-1) PLL (12(k-1)) 로부터의 출력 클록이 입력되는 주파수 분할 회로 (32k-1) 는 제 (k-1) PLL (12(k-1)) 의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는다. 즉, 제 (k-1) PLL (12(k-1)) 로부터의 출력 클록이 입력되는 주파수 분할 회로 (32k-1) 의 주파수 분할 인자는 1/N 이다. 부가적으로, 각 PLL 은 주파수 체배 인자에 대해 다른 값을 가질 수도 있다.
"일반 모드" 란 용어는 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S) 에서 OSC (42) 에 의해 생성된 주파수 f 를 갖는 클록이 N 배로 주파수 체배되고, 제 1 논리 회로 (미도시), 제 2 논리 회로 (미도시), …, 제 (S-1) 논리 회로 (미도시), 및 제 S 논리 회로 (미도시) 의 동작을 위해 각각 제 1 논리 회로 (미도시), 제 2 논리 회로 (미도시), …, 제 (S-1) 논리 회로 (미도시), 및 제 S 논리 회로 (미도시) 에 각 결과 신호가 공급되는 모드를 의미한다.
또한, "테스트 모드" 란 용어는 PLL 들 (즉, 본 실시형태의 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S)) 에 대한 테스트가 수행되는 모드를 의미한다.
제 1 PLL (121) 에 접속된 선택기 (531) 는 OSC (42) 에 의해 생성된 주파수 f 를 갖는 클록과 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 수신한다.
이후, 선택기 (531) 는 일반 모드에서 OSC (42) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 제 1 PLL (121) 에 출력하며, 테스트 모드에서 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 선택하고 제 1 PLL (121) 에 출력한다.
또한, 제 k PLL (12k) 에 접속된 선택기 (53k) 는 OSC (42) 에 의해 생성된 주파수 f 를 갖는 클록과, 제 (k-1) PLL (12(k-1)) 에서 출력된 클록이 입력되는 주파수 분할 회로 (32k-1) 에서 출력된 클록을 수신한다.
이후, 선택기 (53k) 는 일반 모드에서 OSC (42) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 제 k PLL (12k) 에 출력하며, 테스트 모드에서 주파수 분할 회로 (32k-1) 에서 출력된 클록을 선택하고 제 k PLL (12k) 에 출력한다.
즉, 테스트 모드에서, 제 (k-1) PLL (12(k-1)) 과 제 k PLL (12k) 은 주파수 분할 회로 (32k-1) 를 통해 직렬로 접속된다. 또한, 테스트 모드에서, 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S) 의 인접한 각 쌍은 각각 주파수 분할 회로 (321 내지 32S-1) 를 통해 직렬로 접속된다. 바꿔 말하면, 테스트 모드에서, 제 (k-1) PLL (12(k-1)) 에서 출력된 클록은 주파수 분할 회로 (32k-1) 에 입력되고, 주파수 분할 회로 (32k-1) 로부터의 출력 클록은 제 k PLL (12k) 에 입력된다.
따라서, 테스트 모드에서, 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록은 제 1 PLL (121) 에 입력된다. 이후, 주파수 ft 를 갖는 테스트 클록이 제 1 PLL (121) 에서 N 배로 주파수 체배되기 때문에, 주파수 N×ft 를 갖는 클록은 제 1 논리 회로 (미도시) 에 입력된다. 또한, 주파수 N×ft 를 갖 는 클록은 제 1 PLL (121) 의 바로 이웃한 다운 스트림에 접속된 주파수 분할 회로 (321) 에 입력된다. 이후, 주파수 N×ft 를 갖는 클록이 주파수 분할 회로 (321) 에서 1/N 만큼 주파수 분할되기 때문에, 주파수 ft 를 갖는 클록은 제 2 PLL (122) 에 입력된다. 다음으로, 주파수 ft 를 갖는 클록이 제 2 PLL (122) 에서 N 배로 주파수 체배되기 때문에, 주파수 N×ft 를 갖는 클록은 제 2 논리 회로 (미도시) 에 입력된다.
유사한 방식으로, 주파수 ft 를 갖는 클록은 제 (S-1) PLL (12(S-1)) 에 입력된다. 이후, 주파수 ft 를 갖는 클록이 제 (S-1) PLL (12(S-1)) 에서 N 배로 주파수 체배되기 때문에, 주파수 N×ft 를 갖는 클록은 제 (S-1) 논리 회로 (미도시) 에 입력된다. 그리고, 주파수 N×ft 를 갖는 클록은 제 (S-1) PLL (12(S-1)) 의 바로 이웃한 다운 스트림에 접속된 주파수 분할 회로 (32S-1) 에도 입력된다. 이후, 주파수 N×ft 를 갖는 클록이 주파수 분할 회로 (32S-1) 에서 1/N 만큼 주파수 분할되기 때문에, 주파수 ft 를 갖는 클록이 제 S PLL (12S) 에 입력된다. 다음으로, 주파수 ft 를 갖는 클록이 제 S PLL (12S) 에서 N 배로 주파수 체배되기 때문에, 주파수 N×ft 를 갖는 클록은 제 S 논리 회로 (미도시) 와 신호 측정 디바이스 (201B) 에 입력된다.
즉, 일반 모드에서와 유사하게, 동일 주파수를 갖는 클록이 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S) 에 입력되고, N 배로 체배된 클록은 테스트 모드에서조차 제 1 논리 회로 (미도시), 제 2 논리 회로 (미도시), …, 제 (S-1) 논리 회로 (미도시), 및 제 S 논리 회로 (미도시) 에 입력된다.
다음으로, 이하에서는 본 발명의 제 2 실시형태에 따른 LSI (102) 를 테스트하는 방법을 설명한다. 본 발명에 따라 LSI (102) 를 테스트하는 방법은 LSI (102) 에 내장된 PLL 들을 검사하는데 사용된다.
우선, 테스트 디바이스 (201) 는 LSI (102) 에 접속된다. 특히, 신호 생성기 (201A) 는 제 1 PLL (121) 의 업 스트림에 위치된 선택기 (531) 에 접속되고, 신호 측정 디바이스 (201B) 는 제 S PLL (12S) 의 다운 스트림에 접속된다.
다음으로, 신호 생성기 (201A) 는 주파수 ft 를 갖는 테스트 클록을 생성한다. 동시에, 테스트 디바이스 (201) 는 제 1 PLL (121) 에 접속된 선택기 (531) 가 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 제 1 PLL (121) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (201) 는 제 (k-1) PLL (12(k-1)) 에 접속된 선택기 (53k) 가 주파수 분할 회로 (32k-1) 로부터의 출력 클록을 제 k PLL (12k) 에 입력하도록 제어 신호를 전송한다. 이후, 신 호 측정 디바이스 (201B) 는 제 S PLL (12S) 로부터의 출력 클록의 주파수를 측정한다.
여기서, 제 1 PLL (121) 이 정상으로 기능하는 경우, 제 1 PLL (121) 로부터의 출력 클록의 주파수는 N×ft 가 된다. 다음으로, 제 1 PLL (121) 로부터의 출력 클록이 주파수 분할 회로 (321) 에 의해 주파수 분할되기 때문에, 제 2 PLL (122) 에 입력된 클록의 주파수는 주파수 ft 가 된다. 유사하게, 제 S PLL (12S) 에 입력된 클록의 주파수가 주파수 ft 가 된다. 이후, 제 S PLL (12S) 가 정상으로 기능하는 경우, 제 S PLL (12S) 로부터의 출력 클록의 주파수는 주파수 N×ft 가 된다. 바꿔 말하면, 제 1 PLL (121), 제 2 PLL (122), …, 제 (S-1) PLL (12(S-1)), 및 제 S PLL (12S) 중 어느 하나 또는 모두가 불량인 경우, 주파수 측정 디바이스 (201B) 에서 측정된 클록은 주파수 N×ft 를 갖지 않는다. 이 방식에서는, LSI (102) 에 내장된 복수의 PLL 에 대한 검사가 단일 테스트로 수행될 수 있다.
위에서 설명한 바와 같이, LSI (102) 와 LSI (102) 의 PLL 들을 테스트하는 방법에서는, S 개의 PLL (S 는 S≥2 를 만족하는 정수) 들을 포함하며, 여기서 제 (k-1) PLL (12(k-1)) 는 테스트 모드에서 제 k PLL (12k) 에 접속된다. 즉, LSI (102) 는 모든 PLL 들이 테스트 모드에서 직렬로 접속되는 방식으로 구성된다. 이 구조의 경우, 신호 생성기 (201A) 가 가장 업 스트림에 있는 PLL (제 1 PLL (121)) 에 접속되고 신호 측정 디바이스 (201B) 가 가장 다운 스트림에 있는 PLL (제 S PLL (12S)) 에 접속되면, 신호 생성기 (201A) 에 의해 생성된 클록은 가장 업 스트림에 있는 PLL (제 1 PLL (121)) 에 입력되며, 순차로 각 PLL 을 통과하고, 가장 다운 스트림에 있는 PLL (제 S PLL (12S)) 로부터 출력되며, 신호 측정 디바이스 (201B) 에 의해 측정된다. 즉, LSI (102) 에 내장된 S 개의 PLL 들에 대한 검사는 단일 테스트로 수행될 수 있어, LSI (102) 가 복수의 PLL 을 가지고 있더라도 PLL 들을 검사하는데 요구된 시간을 절감할 수 있다.
부가적으로, 본 실시형태에서는, 제 (k-1) PLL (12(k-1)) 이 테스트 모드에서 주파수 분할 회로 (32k-1) 를 통해 제 k PLL (12k) 에 접속된다. 그러나, 접속 을 위해 설계된 PLL (접속용으로 설계된 위상 동기 루프 회로) 은, 접속용으로 설계된 PLL 이 일반 모드에서 동작하는 제 k PLL (12k) 에 입력된 클록과 제 (k-1) PLL (12(k-1)) 로부터 출력된 신호로부터의 클록과 동일한 클록을 생성하면, 주파수 분할 회로 (32k-1) 를 대신하여 적절하게 사용될 수도 있다.
제 3 실시형태
이하에서는 도 4 를 참조하여 본 발명의 제 3 실시형태에 따른 LSI (103) 를 설명한다. 도 4 는 본 발명의 제 3 실시형태에 따른 LSI (103) 의 개략적 구조 를 도시하는 블록도이다.
부가적으로, 본 발명의 제 3 실시형태에 따른 테스트 디바이스 (201) 는 도 2 의 테스트 디바이스 (201) 와 유사한 구조를 갖는다. 따라서, 동일 부호가 할당되고 설명은 생략된다.
도 4 에 도시된 바와 같이, LSI (103) 는 2 개의 PLL 그룹들, 즉 제 1 PLL 그룹 (136) 및 제 2 PLL 그룹 (137) 을 포함한다.
제 1 PLL 그룹 (136) 은 일반 모드에서의 주파수와 동일한 주파수 (A/N)×ft 를 갖는 클록이 입력되는 2 개의 PLL 들, 즉 PLL_B1 (132) 및 PLL_B2 (133) 를 포함한다. 제 2 PLL 그룹 (137) 은 동일 주파수 ft 를 갖는 클록이 입력되는 2 개의 PLL 들, 즉, PLL_C1 (134) 및 PLL_C2 (135) 를 포함한다.
특히, LSI (103) 는 OSC (43); PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135); 제 1 주파수 분할 회로 (331), 제 2 주파수 분할 회로 (332), 제 3 주파수 분할 회로 (333), 및 제 4 주파수 분할 회로 (334); PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 의 각각에 입력된 클록을 변경하는 제 1 선택기 (531), 제 2 선택기 (532), 제 3 선택기 (533) 및 제 4 선택기 (534); 각각의 PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 로부터의 출력 클록으로 동작하는 논리 회로 A (631), 논리 회로 B1 (632), 논리 회로 B2 (633), 논리 회로 C1 (634), 및 논리 회 로 C2 (635) 를 포함한다.
부수적으로, OSC (43) 는 LSI (103) 의 외부에 배치될 수도 있다. 바꿔 말하면, 주파수 f 를 갖는 클록은 외부 소스로부터 공급될 수도 있다.
제 1 선택기 (531) 는 OSC (43) 의 바로 인접한 다운 스트림에 접속되고, PLL_A (131) 는 제 1 선택기 (531) 를 통해 OSC (43) 와 접속된다. 또한, 제 1 선택기 (531) 는 테스트 모드에서 테스트 디바이스 (201) 의 신호 생성기 (201A) 에 접속된다 (이후 상세히 설명함). 그리고, 제 1 선택기 (531) 는 일반 모드에서 OSC (43) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 PLL_A (131) 에 출력하며 (이후 상세히 설명함), 테스트 모드에서 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 선택하고 PLL_A (131) 에 출력한다.
제 1 주파수 분할 회로 (331) 는 PLL_A (131) 의 바로 인접한 다운 스트림에 접속되고, PLL_B1 (132) 은 제 1 주파수 분할 회로 (331) 를 통해 PLL_A (131) 에 접속된다.
제 2 선택기 (532) 는 제 1 주파수 분할 회로 (331) 의 바로 인접한 다운 스트림에 접속되고, PLL_B2 (133) 는 제 2 선택기 (532) 를 통해 제 1 주파수 분할 회로 (331) 에 접속된다. 또한, 제 2 주파수 분할 회로 (332) 는 PLL_B1 (132) 의 바로 인접한 다운 스트림에 접속되고, 제 2 주파수 선택기 (532) 는 제 2 주파수 분할 회로 (332) 를 통해 PLL_B1 (132) 에 접속된다. 그리고, 제 2 선택기 (532) 는 일반 모드에서 제 1 주파수 분할 회로 (331) 로부터의 출력 클록을 선택하고 PLL_B2 (133) 에 출력하며, 테스트 모드에서 제 2 주파수 분할 회로 (332) 로부터의 출력 클록을 선택하고 PLL_B2 (133) 에 출력한다.
제 3 선택기 (533) 는 제 1 선택기 (531) 의 바로 인접한 다운 스트림에 접속되고, PLL_C1 (134) 은 제 1 선택기 (531) 와 제 3 선택기 (533) 를 통해 OSC (43) 에 접속된다. 또한, 제 3 주파수 분할 회로 (333) 는 PLL_B2 (133) 의 바로 인접한 다운 스트림에 접속되고, 제 3 선택기 (533) 는 제 3 주파수 분할 회로 (333) 를 통해 PLL_B2 (133) 에 접속된다. 그리고, 제 3 선택기 (533) 는 일반 모드에서 OSC (43) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 PLL_C1 (134) 에 출력하며, 테스트 모드에서 제 3 주파수 분할 회로 (333) 로부터의 출력 클록을 선택하고 PLL_C1 (134) 에 출력한다.
제 4 선택기 (534) 는 제 1 선택기 (531) 의 바로 인접한 다운 스트림에 접속되고, PLL_C2 (135) 는 제 1 선택기 (531) 와 제 4 선택기 (534) 를 통해 OSC (43) 에 접속된다. 또한, 제 4 주파수 분할 회로 (334) 는 PLL_C1 (134) 의 바로 인접한 다운 스트림에 접속되고, 제 4 선택기 (534) 는 제 4 주파수 분할 회로 (334) 를 통해 PLL_C1 (134) 에 접속된다. 그리고, 제 4 선택기 (534) 는 일반 모드에서 OSC (43) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 PLL_C2 (135) 에 출력하며, 테스트 모드에서 제 4 주파수 분할 회로 (334) 로부터의 출력 클록을 선택하고 PLL_C2 (135) 에 출력한다.
즉, PLL_A (131) 와 PLL_B1 (132), PLL_B1 (132) 과 PLL_B2 (133), PLL_B2 (133) 와 PLL_C1 (134), 및 PLL_C1 (134) 과 PLL_C2 (135) 는 테스트 모드에서 각각 제 1 주파수 분할 회로 (331), 제 2 주파수 분할 회로 (332), 제 3 주파수 분할 회로 (333), 및 제 4 주파수 분할 회로 (334) 를 통해 접속된다. 또한, PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 는 테스트 모드에서 각각 제 1 주파수 분할 회로 (331), 제 2 주파수 분할 회로 (332), 제 3 주파수 분할 회로 (333), 및 제 4 주파수 분할 회로 (334) 를 통해 직렬로 접속된다.
바꿔 말하면, 제 2 주파수 분할 회로 (332) 는 PLL_B1 (132) 과 PLL_B2 (133) 간에 접속된다. 또한, 제 4 주파수 분할 회로 (334) 는 PLL_C1 (134) 과 PLL_C2 (135) 간에 접속된다. 이 방식에서는, 제 2 주파수 분할 회로 (332) 와 제 4 주파수 분할 회로 (334) 가 제 1 주파수 분할 회로와 같이 기능한다.
또한, 제 3 주파수 분할 회로 (333) 는 테스트 모드에서 제 1 PLL 그룹 (136) 과 제 2 PLL 그룹 (137) 간에 접속된다. 이 방식에서는, 제 3 주파수 분할 회로 (333) 가 제 2 주파수 분할 회로와 같이 기능한다.
PLL_A (131) 는 주파수 체배 인자 A 를 갖는 것으로 가정한다. PLL_B1 (132) 과 PLL_B2 (133) 는 주파수 체배 인자 B 를 갖는다. PLL_C1 (134) 과 PLL_C2 (135) 는 주파수 체배 인자 C 를 갖는다.
또한, 제 1 주파수 분할 회로 (331) 는 주파수 분할 인자 N 를 갖는다.
그리고, 테스트 모드에서, 제 2 주파수 분할 회로 (332) 는 PLL_B1 (132) 으로부터의 출력 클록을 주파수 분할하여, 결과로서 생성된 주파수가 일반 모드에서 동작하는 PLL_B2 (133) 에 입력된 클록의 주파수와 동일하게 한다. 구체적으로, 제 2 주파수 분할 회로 (332) 는 PLL_B1 (132) 의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는다. 즉, 제 2 주파수 분할 회로 (332) 의 주파수 분할 인자는 l/B 이다.
또한, 테스트 모드에서, 제 3 주파수 분할 회로 (333) 는 제 1 PLL 그룹 (136) 의 PLL_B2 (133) 로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수를 일반 모드에서 동작하는 제 2 PLL 그룹 (137) 의 PLL_C1 (134) 에 입력된 클록의 주파수와 동일하게 한다. 구체적으로, 제 3 주파수 분할 회로 (333) 는 PLL_A (131) 의 주파수 체배 인자와 PLL_B1 (132) 의 주파수 체배 인자의 곱의 역수와 동등한 주파수 분할 인자를 갖는다. 즉, 제 3 주파수 분할 회로 (333) 의 주파수 분할 인자는 N/(A×B) 이다.
또한, 테스트 모드에서, 제 4 주파수 분할 회로 (334) 는 PLL_C1 (134) 로부 터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수를 일반 모드에서 동작하는 PLL_C2 (135) 에 입력된 클록의 주파수와 동일하게 한다. 구체적으로, 제 4 주파수 분할 회로 (334) 는 PLL_C1 (134) 의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는다. 즉, 제 4 주파수 분할 회로 (334) 의 주파수 분할 인자는 1/C 이다.
"일반 모드" 란 용어는 OSC (43) 에 의해 생성된 주파수 f 를 갖는 클록이 각각 PLL_A (131), PLL_C1 (134), 및 PLL_C2 (135) 에서 A 배, C 배, 및 C 배로 주파수 체배되고, 각 신호가 논리 회로 A (631), 논리 회로 C1 (634), 및 논리 회로 C2 (635) 에 공급되어 논리 회로 A (631), 논리 회로 C1 (634), 및 논리 회로 C2 (635) 가 동작하는 모드를 의미한다. 그리고, "일반 모드" 란 용어는 OSC (43) 에 의해 생성된 주파수 f 를 갖는 클록이 PLL_A (131) 에서 A 배로 주파수 체배되고 제 1 주파수 분할 회로 (331) 에서 N 으로 주파수 분할되어 주파수 (A/N)×f 를 갖는 클록을 생성하며, 주파수 (A/N)×f 를 갖는 클록이 PLL_B1 (132) 과 PLL_B2 (133) 에 입력되고 PLL_B1 (132) 과 PLL_B2 (133) 에서 각각 B 배로 주파수 체배되고 각각 논리 회로 B1 (632) 과 논리 회로 B2 (633) 에 공급되어 논리 회로 B1 (632) 과 논리 회로 B2 (633) 가 동작되는 모드를 의미한다.
또한, "테스트 모드" 란 용어 LSI (103) 에 내장된 PLL 들 (즉, 본 실시형태 에서 PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135)) 에 대한 테스트가 수행되는 모드를 의미한다.
이후, 테스트 모드에서, 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 출력 클록은 PLL_A (131) 로 입력되고 PLL_A (131) 에서 A 배로 주파수 체배된다. 다음으로, 주파수 A×ft 를 갖는 클록이 제 1 주파수 분할 회로 (331) 에 입력되고 제 1 주파수 분할 회로 (331) 에서 1/N 만큼 주파수 분할된다. 그 다음, 제 1 주파수 분할 회로 (331) 로부터 출력된 주파수 (A/N)×ft 를 갖는 클록은 PLL_B1 (132) 에 입력되고 PLL_B1 (132) 에서 B 배로 주파수 체배된다. 이후, 주파수 (A×B/N)×ft 를 갖는 클록은 제 2 주파수 분할 회로 (332) 에 입력되고 제 2 주파수 분할 회로 (332) 에서 1/B 만큼 주파수 분할된다. 다음으로, 제 1 주파수 분할 회로 (331) 로부터 출력되는 주파수 (A/N)×ft 를 갖는 클록은 PLL_B2 (133) 에 입력되고 PLL_B2 (133) 에서 B 배로 주파수 체배된다. 그 다음, 주파수 (A×B/N)×ft 를 갖는 클록은 제 3 주파수 분할 회로 (333) 로 입력되고 제 3 주파수 분할 회로 (333) 에서 N/(A×B) 만큼 주파수 분할된다. 이후, 제 3 주파수 분할 회로 (333) 로부터 출력되는 주파수 ft 를 갖는 클록은 PLL_C1 (134) 에 입력되고 PLL_C1 (134) 에서 C 배로 주파수 체배된다. 다음으로, 주파수 C×ft 를 갖는 클록은 제 4 주파수 분할 회로 (334) 에 입력되고 제 4 주파수 분할 회로 (334) 에서 1/C 만큼 주파수 분할된다. 그 다음, 제 4 주파수 분할 회로 (334) 로부터 출력되는 주파수 ft 를 갖는 클록은 PLL_C2 (135) 에 입력되고 PLL_C2 (135) 에서 C 배로 주파수 체배되어, 주파수 C×ft 를 갖는 클록은 신호 측정 디바이스 (201B) 에 입력된다.
즉, 일반 모드와 유사하게, 동일 주파수 ft 를 갖는 클록은 PLL_A (131), PLL_C1 (134), 및 PLL_C2 (135) 에 입력되고, A 배, C 배, 및 C 배로 체배되는 클록은 테스트 모드에서조차 논리 회로 A (631), 논리 회로 C1 (634), 및 논리 회로 C2 (635) 에 각각 입력된다. 또한, 일반 모드와 유사하게, 동일 주파수 (A/N)×ft 를 갖는 클록은 PLL_B1 (132) 과 PLL_B2 (133) 에 입력되고 각각 B 배로 체배된 클록들은 테스트 모드에서조차 논리 회로 B1 (632) 과 논리 회로 B2 (633) 에 각각 입력된다.
다음으로, 이하에서는 본 발명의 제 3 실시형태에 따른 LSI (103) 를 테스트하는 방법을 설명한다. 본 발명에 따른 LSI (103) 를 테스트하는 방법은 LSI (103) 에 내장된 PLL 들을 검사하는데 사용된다.
우선, 테스트 디바이스 (201) 는 LSI (103) 에 접속된다. 특히, 신호 생성기 (201A) 는 PLL_A (131) 의 업 스트림에 위치한 제 1 선택기 (531) 에 접속되고, 신호 측정 디바이스 (201B) 는 PLL_C2 (135) 의 다운 스트림에 접속된다.
다음으로, 신호 생성기 (201A) 는 주파수 ft 를 갖는 테스트 클록을 생성한다. 동시에, 테스트 디바이스 (201) 는 제 1 선택기 (531) 가 신호 생성기 (201A) 에 의해 생성된 주파수 ft 를 갖는 테스트 클록을 PLL_A (131) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (201) 는 제 2 선택기 (532) 가 제 2 주파수 분할 회로 (332) 로부터의 출력 클록을 PLL_B2 (133) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (201) 는 제 3 선택기 (533) 가 제 3 주파수 분할 회로 (333) 로부터의 출력 클록을 PLL_C1 (134) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (201) 는 제 4 선택기 (534) 가 제 4 주파수 분할 회로 (334) 로부터의 출력 클록을 PLL_C2 (135) 에 입력하도록 제어 신호를 전송한다. 이후, 신호 측정 디바이스 (201B) 는 PLL_C2 (135) 로부터의 출력 클록에 대한 주파수를 측정한다.
여기서, PLL_A (131) 가 정상으로 기능하는 경우, PLL_A (131) 로부터의 출력 클록의 주파수는 주파수 A×ft 가 된다. 다음으로, PLL_A (131) 로부터의 출력 클록이 제 1 주파수 분할 회로 (331) 에서 1/N 만큼 주파수 분할되기 때문에, 제 1 주파수 분할 회로 (331) 로부터의 출력 클록의 주파수는 주파수 (A/N)×ft 가 된다. 그 다음, PLL_B1 (132) 이 정상으로 기능하는 경우, PLL_B1 (132) 로부터의 출력 클록의 주파수는 주파수 (A×B/N)×ft 가 된다. 이후, PLL_B1 (132) 로부터의 출력 클록이 제 2 주파수 분할 회로 (332) 에서 1/N 만큼 주파수 분할되기 때문에, 제 2 주파수 분할 회로 (332) 로부터의 출력 클록의 주파수는 주파수 (A/N)×ft 가 된다. 다음으로, PLL_B2 (133) 가 정상으로 기능하는 경우, PLL_B2 (133) 로부터의 출력 클록의 주파수는 주파수 (A×B/N)×ft 가 된다. 그 다음, PLL_B2 (133) 로부터의 출력 클록이 제 3 주파수 분할 회로 (333) 에서 N/(A×B) 만큼 주파수 분할되기 때문에, 제 3 주파수 분할 회로 (333) 로부터의 출력 클록의 주파수는 주파수 ft 가 된다. 이후, PLL_C1 (134) 이 정상으로 기능하는 경우, PLL_C1 (134) 로부터의 출력 클록의 주파수는 주파수 C×ft 가 된다. 다음으로, PLL_C1 (134) 가 제 4 주파수 분할 회로 (334) 에서 1/C 만큼 주파수 분할되기 때문에, 제 4 주파수 분할 회로 (334) 로부터의 출력 클록의 주파수는 주파수 ft 가 된다. 그 다음, PLL_C2 (135) 가 정상으로 기능하는 경우, PLL_C2 (135) 로부터의 출력 클록의 주파수는 주파수 C×ft 가 된다. 따라서, PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 중 어느 하나 또는 모두가 불량인 경우, 신호 측정 디바이스 (201B) 에서 측정된 클록은 주파수 C×ft 를 갖지 않는다. 이 방식에서는, LSI (103) 에 내장된 복수의 PLL 들에 대한 검사가 단일 테스트로 수행될 수 있다.
상술한 바와 같이, LSI (103) 에서 그리고 LSI (103) 의 PLL 들을 테스트하는 방법에서, PLL_A (131), PLL_B1 (132), PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 는 일반 모드와 테스트 모드에서 직렬로 접속된다. 또한, 일반 모드에서의 주파수와 동일한 주파수를 가지는 입력 클록들은 PLL_B2 (133), PLL_C1 (134), 및 PLL_C2 (135) 에 입력된다. 따라서, LSI (103) 에 내장된 복수의 PLL 들에 대한 검사는 복수의 PLL 들이 일반 모드에서 다른 주파수를 갖더라도 단일 테스트로 수행될 수 있다. 결국, PLL 을 검사하는데 요구된 시간을 절감할 수 있다.
부가적으로, LSI (103) 에 내장된 PLL 그룹들의 개수는 본 실시형태의 예시적 그룹 개수에 제한되지 않는다. 또한, 각 PLL 그룹 내의 PLL 개수는 다른 실시형태에서 달라질 수도 있다. 예를 들어, LSI (103) 가 P 개의 PLL 그룹 (P 는 P≥2 를 만족하는 정수) 을 포함하고 각 PLL 그룹이 일반 모드에서의 주파수와 동일한 주파수를 가지는 클록이 입력된 S 개의 PLL (S 는 S≥2 를 만족하는 정수) 를 가지는 경우, 테스트 모드에서 제 (k-l) PLL (k 는 2≤k≤S 를 만족하는 정수) 과 제 k PLL 은 제 1 주파수 분할 회로를 통해 직렬로 접속되고, 제 (r-1) PLL 그룹 (r 은 2≤r≤S 를 만족하는 정수) 과 제 r PLL 그룹은 제 2 주파수 분할 회로를 통해 직렬로 접속되며, 제 1 주파수 분할 회로는 제 (k-1) PLL 로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수가 일반 모드에서 동작하는 제 k PLL 에 입력된 클록의 주파수와 동일하게 하고, 제 2 주파수 분할 회로는 제 (r-1) PLL 그룹의 제 S PLL 로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수가 일반 모드에서 동작하는 제 r PLL 그룹의 제 1 PLL 에 입력된 클록의 주파수와 동일하게 할 수도 있다. 이 경우, 제 1 주파수 분할 회로는 제 (k-1) PLL 의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는다. 또한, 제 2 주파수 분할 회로는 (제 (r-1) PLL 그룹의 제 S PLL 에 입력된 클록의 주파수)/(제 r PLL 그룹의 제 1 PLL 에 입력된 클록의 주파수) 의 역수와 동등한 주파수 분할 인자를 갖는다.
또한, 일반 모드에서 병렬로 접속되고 주파수 분할 인자 1/A 를 갖는 주파수 분할 회로를 통해 직렬로 접속되는 복수의 PLL_A (131), … 를 갖는 PLL 그룹은 제 1 선택기 (531) 와 제 1 주파수 분할 회로 (331) 간에 형성될 수 있다. 이 경우, 제 1 주파수 분할 회로 (331) 는 복수의 PLL_A (131), … 를 갖는 PLL 그룹을 제 1 PLL 그룹 (136) 에 접속하고, 일반 모드와 테스트 모드에서 제 3 주파수 분할 회로로서 기능을 한다. 그리고, 복수의 PLL_A (131), … 를 갖는 PLL 그룹은 제 1 PLL (위상 동기 회로) 그룹으로서 기능한다. 또한, 제 1 PLL 그룹 (136) 과 제 2 PLL 그룹 (137) 은 각각 제 2 PLL (위상 동기 루프 회로) 그룹 및 제 3 PLL (위상 동기 루프 회로) 그룹으로서 기능한다.
제 4 실시형태
이하에서는 도 5 내지 도 7 을 참조하여 본 발명의 제 4 실시형태에 따른 LSI (104) 를 설명한다. 도 5 내지 도 7 은 본 발명의 제 4 실시형태에 따른 테스트 디바이스 (202) 및 LSI (104) 의 개략적 구조를 도시하는 블록도이다.
도 5 에 도시된 바와 같이, 테스트 디바이스 (202) 는 신호 생성기 (202A), 신호 측정 디바이스 (202B) 등을 포함한다.
예를 들어, 신호 생성기 (202A) 는 LSI (104) 에 내장된 PLL 들을 검사하는 테스트 클록을 생성하고 출력한다. 특히, 신호 생성기 (202A) 는 제 1 PLL (14) 의 하한 주파수와 상한 주파수를 생성한다. 또한, 테스트 디바이스 (202) 는 LSI (104) 에 내장된 선택기 (541 및 542) 를 제어하는 제어 신호를 출력한다.
또한, 테스트 디바이스 (202) 는 가변-주파수 분할 회로 (34) 의 주파수 분할 인자를 제어하는 제어 신호를 출력한다.
도 5 에 도시된 바와 같이, LSI (104) 는 주파수 f 를 갖는 클록을 생성하는 OSC (44); OSC (44) 의 다운 스트림에 접속된 선택기 (541 및 542); 선택기 (541) 를 통해 OSC (44) 에 접속된 제 1 PLL (14); 선택기 (542) 를 통해 OSC (44) 에 접속된 제 2 PLL (24); 제 1 PLL (14) 로부터의 출력 클록이 입력되는 가변-주파수 분할 회로 (34); 제 1 PLL (14) 로부터의 출력 클록으로 동작하는 제 1 논리 회로 (64); 및 제 2 PLL (24) 로부터의 출력 클록으로 동작하는 제 2 논리 회로 (74) 를 포함한다.
부가적으로, OSC (44) 는 LSI (104) 의 외부에 배치될 수도 있다. 바꿔 말하면, 주파수 f 를 갖는 클록이 외부 소스로부터 공급될 수도 있다.
제 1 PLL (14) 은 주파수 체배 인자 N 을 갖는 것으로 가정한다. 또한, 제 2 PLL (24) 은 주파수 체배 인자 M 을 갖는 것으로 가정한다. 또한, 제 1 PLL (14) 의 입력 주파수 범위와 제 2 PLL (24) 의 입력 주파수 범위는 상이하다. 본 실시형태에서, 예를 들어, 제 1 PLL (14) 의 입력 주파수 범위는 4×ft 내지 40×ft 이고, 제 2 PLL (24) 의 입력 주파수 범위는 1×ft 내지 20×ft 이다.
"일반 모드" 란 용어는 OSC (44) 에 의해 생성된 주파수 f 를 갖는 클록이 제 1 PLL (14) 과 제 2 PLL (24) 에서 각각 N 배 및 M 배로 주파수 체배되고, 각 신호가 제 1 논리 회로 (64) 및 제 2 논리 회로 (74) 에 공급되어 제 1 논리 회로 (64) 및 제 2 논리 회로 (74) 가 동작되는 모드를 의미한다.
또한, "테스트 모드" 란 용어는 LSI (104) 에 내장된 PLL 들 (즉, 제 1 PLL (14) 및 제 2 PLL (24)) 에 대한 테스트가 수행되는 모드를 의미한다.
제 1 PLL (14) 에 접속된 선택기 (541) 는 OSC (44) 에 의해 생성된 주파수 f 를 갖는 클록과 신호 생성기 (202A) 에 의해 생성된 테스트 클록을 수신한다.
이후, 선택기 (541) 는 일반 모드에서 OSC (44) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 제 1 PLL (14) 에 출력하며, 테스트 모드에서 신호 생성기 (202A) 에 의해 생성된 테스트 클록을 선택하고 제 1 PLL (14) 에 출력한다.
또한, 제 2 PLL (24) 에 접속된 선택기 (542) 는 OSC (44) 에 의해 생성된 주파수 f 를 갖는 클록과 가변-주파수 분할 회로 (34) 로부터의 출력 클록을 수신한다.
이후, 선택기 (542) 는 일반 모드에서 OSC (44) 에 의해 생성된 주파수 f 를 갖는 클록을 선택하고 제 2 PLL (24) 에 출력하며, 테스트 모드에서 가변-주파수 분할 회로 (34) 로부터의 출력 클록을 선택하고 제 2 PLL (24) 에 출력한다.
즉, 테스트 모드에서, 제 1 PLL (14) 과 제 2 PLL (24) 은 가변-주파수 분할 회로 (34) 를 통해 직렬로 접속된다. 바꿔 말하면, 테스트 모드에서, 제 1 PLL (14) 로부터의 출력 클록은 가변-주파수 분할 회로 (34) 에 입력되고, 가변-주파수 분할 회로 (34) 로부터의 출력 클록은 제 2 PLL (24) 에 입력된다.
가변-주파수 분할 회로 (34) 는 가변 주파수 분할 인자를 갖는다.
구체적으로, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 하한 주파수 를 갖는 클록이 입력 주파수 하한을 테스트하기 위한 테스트 모드에서 제 2 PLL (24) 에 입력되도록 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다.
더욱 구체적으로, 도 6 에 도시된 바와 같이, 신호 생성기 (202A) 는 예를 들어, 입력 주파수 하한을 테스트하기 위한 테스트 모드에서 제 1 PLL (14) 의 하한 입력 주파수인 주파수 4×ft 를 갖는 테스트 클록을 생성한다. 다음으로, 주파수 4×ft 를 갖는 테스트 클록은 제 1 PLL (14) 에서 N 배로 주파수 체배된다. 따라서, 주파수 4×N×ft 를 갖는 클록은 가변-주파수 분할 회로 (34) 에 입력된다. 따라서, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 하한 입력 주파수인 주파수 1×ft 를 갖는 클록을 생성하도록 주파수 4×N×ft 를 갖는 클록을 1/(4×N) 만큼 주파수 분할한다. 바꿔 말하면, 가변-주파수 분할 회로 (34) 는 (제 1 PLL (14) 의 하한 입력 주파수) / ((제 2 PLL (24) 의 하한 입력 주파수) × (제 1 PLL (14) 의 체배 인자)) 의 역수와 같은 주파수 분할 인자로 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다.
또한, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 상한 주파수를 갖는 클록이 입력 주파수 상한을 테스트하기 위한 테스트 모드에서 제 2 PLL (24) 에 입력되도록 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다.
더욱 구체적으로, 도 7 에 도시된 바와 같이, 신호 생성기 (202A) 는 예를 들어, 입력 주파수 상한을 테스트하기 위한 테스트 모드에서 제 1 PLL (14) 의 상한 입력 주파수인 주파수 40×ft 를 갖는 테스트 클록을 생성한다. 다음으로, 주파수 40×ft 를 갖는 테스트 클록은 제 1 PLL (14) 에서 N 배로 주파수 체배된 다. 따라서, 주파수 40×N×ft 를 갖는 클록은 가변-주파수 분할 회로 (34) 에 입력된다. 따라서, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 하한 입력 주파수인 주파수 20×ft 를 갖는 클록을 생성하도록 주파수 40×N×ft 를 갖는 클록을 1/(2×N) 만큼 주파수 분할한다. 바꿔 말하면, 가변-주파수 분할 회로 (34) 는 (제 1 PLL (14) 의 상한 입력 주파수) / ((제 2 PLL (24) 의 상한 입력 주파수) × (제 1 PLL (14) 의 체배 인자)) 의 역수와 동일한 주파수 분할 인자로 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다.
다음으로, 이하에서는 본 발명의 제 4 실시형태에 따른 LSI (104) 를 테스트하는 방법을 설명한다. 본 발명에 따른 LSI (104) 를 테스트하는 방법은 LSI (104) 에 내장된 PLL 들을 검사하는데 사용된다.
우선, 테스트 디바이스 (202) 는 LSI (104) 에 접속된다. 특히, 신호 생성기 (202A) 는 제 1 PLL (14) 의 업 스트림에 위치된 선택기 (541) 에 접속되고, 신호 측정 디바이스 (202B) 는 제 2 PLL (24) 의 다운 스트림에 접속된다.
다음으로, 도 6 에 도시된 바와 같이, 신호 생성기 (202A) 는 예를 들어, 입력 주파수 하한을 테스트하기 위한 테스트 모드에서 주파수 4×ft 를 갖는 테스트 클록을 생성한다. 동시에, 테스트 디바이스 (202) 는 제 1 PLL (14) 에 접속된 선택기 (541) 가 신호 생성기 (202A) 에 의해 생성된 주파수 4×ft 를 갖는 테스트 클록을 제 1 PLL (14) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (202) 는 제 2 PLL (24) 에 접속된 선택기 (542) 가 가변-주파수 분할 회로 (34) 로부터의 출력 클록을 제 2 PLL (24) 에 입력하도록 제어 신호를 전송한다. 그리고, 테스트 디바이스 (202) 는 가변-주파수 분할 회로 (34) 가 주파수 분할 인자를 1/(4×N) 로 설정하도록 제어 신호를 전송한다. 이후, 신호 측정 디바이스 (202B) 는 제 2 PLL (24) 로부터의 출력 클록의 주파수를 측정한다.
여기서, 제 1 PLL (14) 이 정상으로 기능하는 경우, 제 1 PLL (14) 로부터의 출력 클록의 주파수는 주파수 4×N×ft 가 된다. 다음으로, 제 1 PLL (14) 로부터의 출력 클록이 가변-주파수 분할 회로 (34) 에 의해 주파수 분할되기 때문에, 제 2 PLL (24) 에 입력된 클록의 주파수는 주파수 1×ft 가 된다. 이후, 제 2 PLL (24) 이 정상으로 기능하는 경우, 제 2 PLL (24) 로부터의 출력 클록의 주파수는 주파수 M×ft 가 된다. 따라서, 제 1 PLL (14) 과 제 2 PLL (24) 중 하나 또는 양자가 불량인 경우, 주파수 측정 디바이스 (202B) 에서 측정된 클록은 주파수 M×ft 를 갖지 않는다. 이 방식에서는, LSI (104) 에 내장된 각 위상 동기 루프 회로가 단일 테스트로 수행될 수 있다.
한편, 도 7 에 도시된 바와 같이, 신호 생성기 (202A) 는 예를 들어, 입력 주파수 상한을 테스트하기 위한 테스트 모드에서 주파수 40×ft 를 갖는 테스트 클록을 생성한다. 동시에, 테스트 디바이스 (202) 는 제 1 PLL (14) 에 접속된 선택기 (541) 가 신호 생성기 (202A) 에 의해 생성된 주파수 40×ft 를 갖는 테스트 클록을 제 1 PLL (14) 에 입력하도록 제어 신호를 전송한다. 또한, 테스트 디바이스 (202) 는 제 2 PLL (24) 에 접속된 선택기 (542) 가 제 2 PLL (24) 에 가변-주파수 분할 회로 (34) 로부터의 출력 클록을 입력하도록 제어 신호를 전송한다. 그리고, 테스트 디바이스 (202) 는 가변-주파수 분할 회로 (34) 가 주파수 분할 인자를 1/(2×N) 로 설정하도록 제어 신호를 전송한다. 이후, 신호 측정 디바이스 (202B) 는 제 2 PLL (24) 로부터의 출력 클록의 주파수를 측정한다.
여기서, 제 1 PLL (14) 가 정상으로 기능하는 경우, 제 1 PLL (14) 로부터의 출력 클록의 주파수는 주파수 40×N×ft 가 된다. 다음으로, 제 1 PLL (14) 로부터의 출력 클록이 가변-주파수 분할 회로 (34) 에 의해 주파수 분할되기 때문에, 제 2 PLL (24) 에 입력된 클록의 주파수는 주파수 20×ft 가 된다. 이후, 제 2 PLL (24) 가 정상으로 기능하는 경우, 제 2 PLL (24) 로부터의 출력 클록의 주파수는 주파수 20×M×ft 가 된다. 따라서, 제 1 PLL (14) 및 제 2 PLL (24) 중 하나 또는 양자가 불량인 경우, 신호 측정 디바이스 (202B) 에서 측정된 클록은 주파수 20×M×ft 를 갖지 않는다. 이 방식에서는, LSI (104) 에 내장된 각 위상 동기 루프 회로에 대한 검사가 단일 테스트로 수행될 수 있다.
부수적으로, 본 실시형태의 설명의 편의를 위해 하한 및 상한을 각각 4×ft 및 40×ft 으로 정의하였지만, 하한 및 상한은 이들 값에 한정되지 않는다. 일반적으로, PLL 의 동작 환경은 실제 작업 환경의 주변 온도에 따라 변화한다. 이러한 경우, 수 퍼센트 내지 수십 퍼센트 만큼 OSC (44) 에서의 클록의 주파수 ft 로부터 천이된 주파수를 갖는 PLL 에 입력된 클록은 유사한 환경을 시뮬레이션할 수 있다. 본 실시형태는 심지어 이러한 환경 하에서 정상으로 동작하는지를 테스트하는데 적합하다. 이 경우, LSI 의 클록 범위는 실제 주파수 ft 가 수 퍼센트 내지 수십 퍼센트에 의해 변화되는 클록을 사용하여 검사될 수 있다.
위에서 설명한 바와 같이, LSI (104) 와 LSI (104) 를 테스트하는 방법에서 는, 제 1 PLL (14) 및 제 2 PLL (24) 가 테스트 모드에서 가변-주파수 분할 회로 (34) 를 통해 직렬로 접속된다. 또한, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 하한 주파수를 갖는 클록이 입력 주파수 하한을 테스트하기 위한 테스트 모드에서 제 2 PLL (24) 에 입력되도록 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다. 그리고, 가변-주파수 분할 회로 (34) 는 제 2 PLL (24) 의 상한 주파수를 갖는 클록이 입력 주파수 상한을 테스트하기 위한 테스트 모드에서 제 2 PLL (24) 에 입력되도록 제 1 PLL (14) 로부터의 출력 클록을 주파수 분할한다. 이 방식에서는, 제 1 PLL (14) 및 제 2 PLL (24) 의 클록 범위에 대한 검사가 단일 테스트로 수행될 수 있다. 따라서, PLL 의 클록 범위를 검사하는데 요구된 시간이 감소될 수 있다.
부가적으로, 2 개의 PLL 이 LSI (104) 에 내장되어 있지만, 2 초과 PLL 은 제 2 실시형태와 유사한 방식으로 LSI (104) 에 내장시킬 수도 있다. 이 경우, LSI (104) 는 S 개의 PLL (S 는 S≥2 를 만족하는 정수) 과 S-1 개의 가변-주파수 분할 회로 (341, 342, …, 34S-1) 를 포함하며, 여기서 제 (k-l) PLL (k 는 2≤k≤S 를 만족하는 정수) 이 가변-주파수 분할 회로 (34k-1) 를 통해 제 k PLL 에 접속된다.
또한, 제 4 실시형태에서, PLL 들은 신호 생성기 (202A) 에서 주파수 ft 를 갖는 테스트 클록을 생성하고, 제 1 PLL (14) 의 주파수 체배 인자의 역수로 가변-주파수 분할 회로 (34) 의 주파수 분할 인자를 설정함으로써 제 1 실시형태와 유사 한 방식으로 정상 모드 시와 같이 동일 동작 조건에서 검사될 수도 있다.
본 발명의 일 실시형태에 따르면, LSI 는 카운터를 더 포함하며, 여기서 테스트는 접속용으로 설계된 주파수 분할 회로 또는 PLL 들에 의해 가장 다운 스트림에서 직렬로 모든 PLL 들을 접속하고, 가장 업 스트림에 PLL 에 OSC 에 의해 생성된 클록을 입력하며, 카운터로 가장 다운 스트림에 있는 PLL 로부터의 출력 클록을 카운팅함으로써 수행될 수도 있다.
또한, 본 발명의 일 실시형태에 따르면, LSI 는 신호 측정 디바이스에 의해 LSI 에 내장된 각 PLL 로부터의 출력 클록을 측정하는 출력 터미널(들)을 더 포함하여 LSI 내에서 각 PLL 을 개별적으로 검사하고 카운팅된 값을 외부로 출력한다.
본 발명이 상기 실시형태들에 제한되지 않고, 본 발명의 사상 및 범위에 벗어나지 않는 수정 및 변경할 수도 있음이 명백하다.
도 1 은 본 발명의 일 양태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도;
도 2 는 본 발명의 제 1 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도;
도 3 은 본 발명의 제 2 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도;
도 4 는 본 발명의 제 3 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도;
도 5 는 본 발명의 제 4 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도;
도 6 은 본 발명의 제 5 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도.
도 7 은 본 발명의 제 6 실시형태에 따른 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도.
도 8 은 종래 기술의 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도.
도 9 는 종래 기술의 테스트 디바이스와 LSI 의 개략적 구조를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10: 제 1 PLL 11: 제 1 PLL
121: 제 1 PLL 122: 제 2 PLL
12(S-1): 제 (S-1) PLL 12S: 제 S PLL
14: 제 1 PLL 20: 제 2 PLL
21: 제 2 PLL 24: 제 2 PLL
30, 31: 주파수 분할 회로 321, 322, ..., 32S-1: 주파수 분할 회로
34: 가변-주파수 분할 회로 41, 44: OSC
51, 52: 선택기 531, 532, ..., 53(S-1), 53S: 선택기
61, 64: 제 1 논리 회로 71, 74: 제 2 논리 회로
100, 101, 102, 103, 104: LSI
131: PLL_A 132: PLL_B1
133: PLL_B2 134: PLL_C1
135: PLL_C2 136: 제 1 PLL 그룹
137: 제 2 PLL 그룹
200, 201, 202: 테스트 디바이스
200A, 201A, 202A: 신호 생성기
200B, 201B, 202B: 신호 측정 디바이스
331: 제 1 주파수 분할 회로 332: 제 2 주파수 분할 회로
333: 제 3 주파수 분할 회로 334: 제 4 주파수 분할 회로
531: 제 1 선택기 532: 제 2 선택기
533: 제 3 선택기 534: 제 4 선택기
541, 542: 선택기 631: 논리 회로 A
632: 논리 회로 B1 633: 논리 회로 B2
634: 논리 회로 C1 635: 논리 회로 C2
1000: LSI 1001: 제 1 PLL
1002: 제 2 PLL 1004, 1005: 선택기
1003: OSC 1006: 제 1 논리 회로
1007: 제 2 논리 회로 2000: 테스트 디바이스
2001: 신호 생성기 2002: 신호 측정 디바이스
2003, 2004, 2005, 2006: 스위치

Claims (11)

  1. 반도체 집적 회로로서,
    S 개의 위상 동기 루프 (phase-locked loop) 회로들 (S 는 S≥2 를 만족하는 정수) 을 포함하며,
    테스트 모드에서 제 (k-1) 위상 동기 루프 회로는 제 k 위상 동기 루프 회로 (k 는 2≤k≤S 를 만족하는 정수) 에 직렬로 접속되는, 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로는 일반 모드에서의 주파수와 동일한 주파수들을 갖는 클록들이 상기 테스트 모드에서 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로에 입력되도록 접속되는, 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 테스트 모드에서, 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로 간에 접속된 주파수 분할 회로를 더 포함하며,
    상기 주파수 분할 회로는, 일반 모드에서의 주파수와 동일한 주파수를 갖는 클록이 상기 테스트 모드에서 상기 제 k 위상 동기 루프 회로에 입력되도록, 상기 제 (k-1) 위상 동기 루프 회로로부터의 출력 클록을 주파수 분할하는, 반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 테스트 모드에서, 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로 간에 접속된 주파수 분할 회로를 더 포함하며,
    상기 주파수 분할 회로는, 상기 일반 모드에서의 주파수와 동일한 주파수를 갖는 클록이 상기 테스트 모드에서 상기 제 k 위상 동기 루프 회로에 입력되도록, 상기 제 (k-1) 위상 동기 루프 회로로부터의 출력 클록을 주파수 분할하는, 반도체 집적 회로.
  5. 제 3 항에 있어서,
    상기 주파수 분할 회로는 상기 제 (k-1) 위상 동기 루프 회로의 주파수 체배 인자의 역수와 동등한 주파수 분할 인자를 갖는, 반도체 집적 회로.
  6. 제 1 항에 있어서,
    상기 테스트 모드에서, 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로 간에 접속된 주파수 분할 회로를 더 포함하며,
    일반 모드에서의 주파수와 동일한 주파수를 갖는 클록은 상기 테스트 모드에서 상기 제 k 위상 동기 루프 회로에 입력되고,
    상기 주파수 분할 회로는 가변 주파수 분할 인자를 갖는, 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 테스트 모드에서, 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로 간에 접속되어 접속용으로 설계된 위상 동기 루프 회로를 더 포함하며,
    상기 접속용으로 설계된 위상 동기 루프 회로는, 일반 모드에서의 주파수와 동일한 주파수를 갖는 클록이 상기 테스트 모드에서 상기 제 k 위상 동기 루프 회로에 접속되도록, 상기 제 (k-1) 위상 동기 루프 회로로부터의 출력 클록을 주파수 체배하는, 반도체 집적 회로.
  8. 제 2 항에 있어서,
    상기 테스트 모드에서, 상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로 간에 접속되어 접속용으로 설계된 위상 동기 루프 회로를 더 포함하며,
    상기 접속용으로 설계된 위상 동기 루프 회로는, 상기 일반 모드에서의 주파수와 동일한 주파수를 갖는 클록이 상기 테스트 모드에서 상기 제 k 위상 동기 루프 회로에 접속되도록, 상기 제 (k-1) 위상 동기 루프 회로로부터의 출력 클록을 주파수 체배하는, 반도체 집적 회로.
  9. 반도체 집적 회로로서,
    P 개의 위상 동기 루프 회로 그룹들 (P 는 P≥2 를 만족하는 정수) 로서, 각각의 위상 동기 루프 회로 그룹은 일반 모드에서의 주파수와 동일한 주파수를 갖는 클록이 입력되는 S 개의 위상 동기 루프 회로들 (S 는 S≥2 를 만족하는 정수) 을 가지는, 상기 P 개의 위상 동기 루프 회로 그룹들;
    테스트 모드에서 제 (k-1) 위상 동기 루프 회로 (k 는 2≤k≤S 를 만족하는 정수) 와 제 k 위상 동기 루프 회로 간에 직렬로 접속되는 제 1 주파수 분할 회로; 및
    상기 테스트 모드에서 제 (r-1) 위상 동기 루프 회로 그룹 (r 은 2≤r≤S 를 만족하는 정수) 과 제 r 위상 동기 루프 회로 그룹 간에 접속된 제 2 주파수 분할 회로를 포함하며,
    상기 제 (k-1) 위상 동기 루프 회로와 상기 제 k 위상 동기 루프 회로는 직렬로 접속되고, 상기 제 (r-1) 위상 동기 루프 회로 그룹과 상기 제 r 위상 동기 루프 회로 그룹은 직렬로 접속되며,
    상기 제 1 주파수 분할 회로는 상기 제 (k-1) 위상 동기 루프 회로로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수가 일반 모드에서 동작하는 상기 제 k 위상 동기 루프 회로에 입력된 클록의 주파수와 동일하게 하고,
    상기 제 2 주파수 분할 회로는 상기 제 (r-1) 위상 동기 루프 회로 그룹 중 제 S 위상 동기 루프 회로로부터의 출력 클록을 주파수 분할하여 결과로서 생성된 주파수가 일반 모드에서 동작하는 상기 제 r 위상 동기 루프 회로 그룹 중 제 1 위상 동기 루프 회로에 입력된 클록의 주파수와 동일하게 하는, 반도체 집적 회로.
  10. 제 9 항에 있어서,
    일반 모드에서의 주파수와 동일한 주파수를 갖는 클록들이 입력되는 제 1 위상 동기 루프 회로 그룹 및 제 3 위상 동기 루프 회로 그룹;
    상기 일반 모드와 상기 테스트 모드에서 상기 제 1 위상 동기 루프 회로 그룹으로부터의 출력 클록이 입력되는 제 3 주파수 분할 회로; 및
    상기 제 3 주파수 분할 회로를 통해 상기 제 1 위상 동기 루프 회로 그룹에 접속되는 제 2 위상 동기 루프 회로 그룹으로서, 상기 제 3 주파수 분할 회로로부터의 출력 클록이 상기 일반 모드와 상기 테스트 모드에서 상기 제 2 위상 동기 루프 그룹에 입력되는, 상기 제 2 위상 동기 루프 그룹을 더 포함하며,
    상기 제 3 주파수 분할 회로는 상기 제 2 위상 동기 루프 그룹을 상기 제 3 위상 동기 루프 그룹에 접속하는, 반도체 집적 회로.
  11. S 개의 위상 동기 루프 (phase-locked loop) 회로들 (S 는 S≥2 를 만족하는 정수) 을 포함하며, 제 (k-1) 위상 동기 루프 회로는 제 k 위상 동기 루프 회로 (k 는 2≤k≤S 를 만족하는 정수) 와 직렬로 접속되는, 반도체 집적 회로를 테스트하는 방법으로서,
    상기 반도체 집적 회로의 가장 업 스트림에 있는 위상 동기 루프 회로에 테스트 신호를 입력하는 단계; 및
    상기 반도체 집적 회로의 가장 다운 스트림에 있는 위상 동기 루프 회로로부 터의 출력 클록을 검사하는 단계를 포함하는, 반도체 집적 회로 테스트 방법.
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