JP2005277472A - Ｐｌｌ試験装置 - Google Patents

Abstract

【課題】
PLLに代表される位相同期型回路を複数搭載した半導体回路において、任意の２つの位相同期型回路の出力波形を比較することにより、比較した回路の一方、または、両方の不良をDCで検出する試験装置を提供する。
【解決手段】
位相同期型回路を複数搭載した半導体回路において、遅延回路および比較回路を同一チップ上に形成する。そして、検査対象となる２つの位相同期型回路において、どちらか一方の回路に入力する信号の位相を遅延回路によって遅延し、比較回路によって、第１の位相同期型回路と第２の位相同期型回路の出力信号を比較することにより位相のずれを検出し、回路不良としてＤＣ信号で出力する。
【選択図】 図４

Description

本発明は、PLL（Phase Locked Loop）に代表される位相同期型回路間における位相のずれを検出する試験回路、この試験回路を備えた集積回路、および集積回路の試験方法に関する。

最近、ＬＳＩの高速化とともに、外部信号を逓倍して高速のクロック信号を供給するためのＰＬＬや、ますます厳しくなるタイミング制約条件を満たすための同期確保用ＰＬＬなど、ＬＳＩに複数のＰＬＬを搭載することが多くなってきている。

ここで、一般的なＰＬＬの構成図を図１に示す。ＰＬＬは、位相周波数比較器（ＰＦＤ）１０１、チャージポンプ回路１０２、ループフィルタ１０３、電圧制御発振器（ＶＣＯ）１０４及び分周器（Ｄｉｖｉｄｅｒ）１０５を備えている。

位相周波数比較器（ＰＦＤ）１０１は、入力信号Ｆ_ｒｅｆと分周器１０５からの帰還信号Ｆ_ｆｂとの位相を比較し、これら両信号の位相差に相当する増分信号ＵＰ及び減分信号ＤＯＷＮを生成する。この位相周波数比較器（ＰＦＤ）１０１で生成される増分信号ＵＰは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの位相遅れに相当するパルス幅を有する。また、減分信号ＤＯＷＮは、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの位相進みに相当するパルス幅を有する。位相周波数比較器（ＰＦＤ）１０１で生成された増分信号ＵＰ及び減分信号ＤＯＷＮはチャージポンプ回路１０２に供給される。

チャージポンプ回路１０２はシングル出力のチャージポンプ回路であり、増分信号ＵＰ及び減分信号ＤＯＷＮの各パルス幅に応じた電流パルスを生成してループフィルタ１０３に供給する。ループフィルタ１０３は、チャージポンプ回路１０２から供給される電流パルスに応答して例えば図示せぬキャパシタに電荷を蓄積および放電し、上述した電流パルスに応じた電圧Ｖ_ｃｎｔを発生する。このループフィルタ１０３で発生された電圧Ｖ_ｃｎｔは電圧制御発振器（ＶＣＯ）１０４に供給される。

電圧制御発振器（ＶＣＯ）１０４は、ループフィルタ１０３から供給された電圧Ｖ_ｃｎｔに応じた周波数で発振する出力信号Ｆ_ＶＣＯを生成する。電圧制御発振器（ＶＣＯ）１０４で生成された出力信号Ｆ_ＶＣＯは、ＰＬＬの出力信号として外部に出力されると共に、分周器１０５に供給される。分周器１０５は、出力信号Ｆ_ＶＣＯを１／Ｎ（Ｎは整数）に分周し、位相周波数比較器（ＰＦＤ）１０１に供給する。

ここで、実動作周波数fo（fvco）、分周器１０５の分周比Nおよび試験信号周波数frefは以下の関係にある。

電圧制御発振器（ＶＣＯ）１０４は、ロック状態では入力信号の周波数Ｆ_ｒｅｆのＮ倍の周波数で発振する。

次に、電圧制御発振器（ＶＣＯ）１０４を用いたＰＬＬの動作を説明する。

今、分周器１０５から位相周波数比較器（ＰＦＤ）１０１に帰還される帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より遅れていると仮定する。この場合、位相周波数比較器（ＰＦＤ）１０１は、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの位相遅れに相当するパルス幅を有する増分信号ＵＰを生成し、チャージポンプ回路１０２に供給する。チャージポンプ回路１０２は、増分信号ＵＰに応じた電流を流出してループフィルタ１０３の図示せぬキャパシタを充電する。これにより、ループフィルタ１０３で発生される電圧Ｖ_ｃｎｔは高くなる。その結果、電圧制御発振器（ＶＣＯ）１０４から出力される出力信号Ｆ_ＶＣＯの発振周波数が高くなると共に、出力信号Ｆ_ＶＣＯの位相が進んで入力信号Ｆ_ｒｅｆの位相に近づく。

一方、帰還信号Ｆ_ｆｂの位相が入力信号Ｆ_ｒｅｆの位相より進んでいる場合、位相周波数比較器（ＰＦＤ）１０１は、入力信号Ｆ_ｒｅｆに対する帰還信号Ｆ_ｆｂの位相進みに相当するパルス幅を有する減分信号ＤＯＷＮを生成し、チャージポンプ回路１０２に供給する。チャージポンプ回路１０２は、減分信号ＤＯＷＮに応じた電流を引き込んでループフィルタ１０３の図示せぬキャパシタを放電させる。これにより、ループフィルタ１０３から出力される電圧Ｖ_ｃｎｔは低くなる。その結果、電圧制御発振器（ＶＣＯ）１０４から出力される出力信号Ｆ_ＶＣＯの発振周波数が低くなると共に、出力信号Ｆ_ＶＣＯの位相が遅れて入力信号Ｆ_ｒｅｆの位相に近づく。

このように、電圧制御発振器（ＶＣＯ）１０４を用いたＰＬＬでは、出力信号Ｆ_ＶＣＯの位相と入力信号Ｆ_ｒｅｆの位相とが常に比較され、入力信号Ｆ_ｒｅｆに対する出力信号Ｆ_ＶＣＯの位相遅れ又は位相進みが存在すればそれらを補正するようにフィードバック制御される。そして、位相遅れ又は位相進みが所定の範囲内に収束したら、位相周波数比較器（ＰＦＤ）１０１は、同一の短いパルス幅を有する増分信号ＵＰ及び減分信号ＤＯＷＮを生成する。これにより、ループフィルタ１０３の図示せぬキャパシタで充放電される電荷の量が等しくなって平衡し、このＰＬＬはロック状態に入る。このロック状態において、出力信号Ｆ_ＶＣＯの位相は入力信号Ｆ_ｒｅｆの位相に合致する。

上記したＰＬＬは、多方面において使用されており、同一チップ上に複数のPLLが搭載されたＬＳＩも多数開発されている。そしてこのようなＬＳＩを試験することが重要となっている。

従来、同一チップ上に複数のPLLを搭載する半導体回路の製品試験では、信号発生器から被試験回路となる各個別回路までの信号入力経路、および、各個別回路から測定器までの信号出力経路を各々スイッチで切り換えることにより被試験回路を識別して試験を実施していた。

また、上記スイッチにより被試験回路として選択された個別の回路試験においては、入力信号に対して当該回路を通して出力された出力信号を、カウンタ等の信号測定器を使用して測定を実施していた。この測定では、各個別回路毎に、時間当たりの矩形波出力数をカウントする事により、実際の回路が規定の矩形波を出力しているか確認出来る。しかし、カウンタによる測定方法は平均周波数を測定することになるためPLLの出力波形が粗密波となる不良の場合にはあたかも期待される周波数になっていると誤って測定してしまうことがある。これを避けるためには、カウンタ等の他に個別回路からの出力波形を直接見る事が出来るＡＣ測定器を付加する必要がある。

図２は、従来のPLL試験回路の構成を示す。図２に示す試験回路は、信号発生器１０、被試験回路である複数のPＬL２１，２２を搭載する半導体回路２０、カウンタ等の信号測定器１００、半導体回路２０に搭載された第１のＰＬＬ２１、第２のＰＬＬ２２と信号発生器１０との接続を切り換えるスイッチ４０と、第１のＰＬＬ２１、第２のＰＬＬ２２と信号測定器１００との接続を切り換えるスイッチ５０とを有している。

実際の試験では、半導体回路２０上に形成された複数の回路中に１つでも不良品があれば、その半導体回路２０は使用出来ないので、半導体回路２０上に形成された第１のＰＬＬ２１および第２のＰＬＬ２２の全てを試験することが必要であり、ＰＬＬ２１、２２を搭載したＬＳＩを量産工程で試験する際に試験時間が長くなるという問題があった。

また、従来の測定方法においては、図２に示す回路によってスイッチを切り換えることにより、半導体回路２０上に形成された全てのＰＬＬの出力波がカウンタによってカウントされ、さらに出力波形が粗密波になるという不良を落とすためには、オシロスコープ等による波形チェックを実施していた。

上記のＰＬＬ２１，２２をウェハ上で実動作に近い高周波で試験しようとすると、チップ周辺に配置されたボンディングパッドにプローブを立てて、このプローブを介し高周波信号を入力し、ＰＬＬ２１，２２からの出力信号をプローブを介して信号測定器に取り込む。このとき、プローブとボンディングパッドとの経路に寄生容量および寄生抵抗が生じるため信号歪みなどを生じ、高周波での正確な測定は困難である。

従来例１として、特開２００２−１８５３１６号公報では、「ＰＬＬ回路およびＰＬＬ回路のジッタ判定方法」が提案されている。

図３に、この提案によりジッタ判定を行うジッタ判定回路一体型ＰＬＬ回路を示す。このジッタ判定回路一体型ＰＬＬ回路７０は、ジッタ判定用回路６０、第１の位相比較器（PFD）６１、チャージポンプ回路６２、フィルター６３、Ｖ／Ｉ変換回路６４、電流制御発振器６５、分周回路６６、第２の位相比較器６７、D型フリップフロップ（DFF）６８から構成される。

ジッタ判定用回路６０では、基準信号が第２の位相比較器６７の基準信号入力端子２１２に、帰還信号が帰還信号入力端子２０２に接続され、第２の位相比較器６７のUP信号側誤差出力信号２３２とDOWN信号側誤差出力信号２４２が２入力OR回路７１を介してD型フリップフロップ６８に接続され、D型フリップフロップ６８のデータ端子Dが電源VDDに接続され、リセットバー入力端子RBがテスト信号入力端子７３に接続され、D型フリップフロップ６８の出力が、出力端子Qからテスト結果出力端子７２へ出力され、第２の位相比較器６７の基準信号、帰還信号の入力側のそれぞれに、可変遅延回路６９が挿入されている。

このＰＬＬ回路により、ＰＬＬ機能を搭載した半導体を製造段階で選別してジッタ不良品を除去する際に、高価な専用の計測器を不要とし、従来は測定の難しかった位相オフセットの判別も同時に行う。

特開２００２−１８５３１６号公報

本発明の目的は、PLLに代表される位相同期型回路を複数搭載した半導体回路において、試験対象となる位相同期型回路の不良を、DC測定を用いて比較的容易に試験することが可能な試験装置を提供することである。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の信号生成器試験装置は、第１の入力信号と第２の入力信号の少なくとも一方を移相し、所定の位相差をもった第１と第２の移相信号を生成する移相回路（８５）と、第１の移相信号に同期して第１の出力信号を出力する第１の信号生成器（８６）と、第２の移相信号に同期して第２の出力信号を出力する第２の信号生成器（８７）と、第１の出力信号と第２の出力信号との間の位相差の変化を検出する検出回路（９０）とを備える。

また、本発明の信号生成器試験装置は、第１の入力信号と第２の入力信号の少なくとも一方を移相し、所定の位相差をもった第１と第２の移相信号を生成する移相回路（８５）と、第１の移相信号と第２の移相信号のいずれか一方に同期して第１の出力信号を出力する信号生成器（１４０）と、他方の信号を第２の出力信号とし、第１の出力信号と第２の出力信号との間の位相差の変化を検出する検出回路（９０）とを備える。

また、本発明の信号生成器試験装置は、請求項１又は２に記載の信号生成器試験装置において、位相差の変化が所定量を超えたときに、検出回路（９０）は位相差の変化を検出する。

また、本発明の信号生成器試験装置は、請求項３に記載の信号生成器試験装置において、第１の入力信号と第２の入力信号が矩形波であり、所定量は、第１の入力信号の矩形波のパルス幅に対応する時間から位相差に対応する時間を減算したときの残り時間に対応する。

また、本発明の信号生成器試験装置は、請求項１乃至３のいずれか一項に記載の信号生成器試験装置において、検出回路（９０）は、第１の出力信号と第２の出力信号のいずれか一方に同期して他方の出力信号の、今回の周期の出力レベルと１周期前の出力レベルを比較する信号比較回路（９１）と、今回の周期の出力レベルと１周期前の出力レベルが異なったことが信号比較回路（９１）で検出されると、一定出力レベルの信号を生成して比較結果を出力する出力回路（９２）とを備える。

また、本発明の信号生成器試験装置は、請求項１乃至３のいずれか一項に記載の信号生成器試験装置において、検出回路（９５）は、第１の出力信号と第２の出力信号のいずれか一方に同期して他方の出力信号の、今回の周期の出力レベルと１周期前の出力レベルを比較する信号比較回路（９１）と、今回の周期の出力レベルと１周期前の出力レベルが異なったことが信号比較回路（９１）で検出される回数をカウントするカウンタ（９３）と、カウンタで所定回数以上カウントされると、一定出力レベルの信号を生成して比較結果を出力する出力回路（９２）とを備える。

また、本発明の信号生成器試験装置は、請求項１乃至６のいずれか一項に記載の信号生成器試験装置において、信号生成器がPhase Locked Loop(PLL)である。

また、本発明の信号生成器試験装置は、請求項１乃至７のいずれか一項に記載の信号生成器試験装置において、第１の信号生成器（８６）と位相回路（８５）の間に設けられ、第１のセレクタ切換信号に応答して第１の移相信号と第１の実動作信号のうちの一方を選択する第１のセレクタ（８２）と、第２の信号生成器（８７）と位相回路（８５）の間に設けられ、第２のセレクタ切換信号に応答して第２の移相信号と第２の実動作信号のうちの一方を選択する第２のセレクタ（８３）と、半導体回路（８０，１２０，１８０，１９０、２００）の動作モードを切り換えるためのモード切換信号に応答して第１のセレクタ切換信号と第２のセレクタ切換信号を第１のセレクタと第２のセレクタにそれぞれ出力する制御回路（８４、１３０、１６０）とを更に備える。

また、本発明の信号生成器試験装置は、請求項１乃至８のいずれか一項に記載の信号生成器試験装置において、移相回路（１７０）の位相遅延量は可変である。

また、本発明の信号生成器試験装置は、請求項９に記載の信号生成器試験装置において、第１の入力信号と第２の入力信号が矩形波であり、移相回路（１７０）の位相遅延量を調整することにより、一方の入力信号の立ち上がりを、他方の入力信号のパルス幅の中央に設定することができる信号生成器試験装置。

また、本発明の信号生成器試験方法は、（ａ）第１の入力信号に同期して第１の出力信号を生成し、第１の出力信号を第２の出力信号に同期させて保持するステップと、（ｂ）第１の出力信号の保持された信号レベルに基づいて、第１の出力信号の同期状態の変化を検出するステップとを備える。

また、本発明の信号生成器試験方法は、請求項１０に記載の信号生成器試験方法において、（ａ）保持するステップは、第１の入力信号と第２の入力信号のうちの少なくとも一方を移相して第１と第２の移相信号を生成するステップと、第１の移相信号に同期して第１の出力信号を生成するステップと、（ｃ）第２の移相信号に対応する第２の出力信号に同期して第１の出力信号を保持するステップとを備える。

また、本発明の信号生成器試験方法は、請求項１１に記載の信号生成器試験方法において、（ｃ）保持するステップは、第２の移相信号に同期して前記第２の出力信号を生成するステップを備える。

また、本発明の信号生成器試験方法は、請求項１０乃至１２に記載の信号生成器試験方法のいずれか一項において、（ｂ）検出するステップは、第１の出力信号と第２の出力信号の間の位相差の変化が所定量を超えたとき、保持された信号レベルから同期状態は同期ハズレと判定するステップを備える。

また、本発明の信号生成器試験方法は、請求項１３に記載の信号生成器試験方法において、第１の入力信号と第２の入力信号が矩形波であり、所定量は、第１の入力信号の矩形波のパルス幅に対応する時間から位相差に対応する時間を減算したときの残り時間に対応する。

本発明では、PLLに代表される位相同期型回路を複数搭載した半導体回路において、移相回路および比較回路を同一チップ上に一体形成する。そして、移相回路により２つの入力信号間に位相差を生成し、位相差の生じた２つの入力信号を各々第１および第２の位相同期型回路に入力する。第１および第２の位相同期型回路により、各々の入力信号に基づいた同期信号が生成され、各々の出力信号は比較回路の２つの入力端子へ出力される。比較回路によって第１の位相同期型回路と第2の位相同期型回路の出力波形の位相ずれ（粗密不良）を検出し、DC信号で出力する。これにより、製造段階で、DC測定といった比較的容易に出来る測定方法により不良の半導体回路を除去することができる。本発明の試験では、信号の１周期毎の信号波形を比較して位相ずれを検出することから、従来のカウンタ等での時間平均された測定で見逃してしまうような粗密波不良もチェックすることが出来、測定精度が高くなる。

また、今後いっそう高周波化する回路の試験にとって、高価な高周波測定装置を用いずともDC測定のみで上記半導体の不良を確実に検出する手段として極めて有効なものとなる。

以下、添付図を使って本発明のPLL試験装置について説明を行う。

（第１の実施形態）
図４に、本発明のPLL試験装置に係わる第１の実施形態を示す。本発明の試験装置は、信号発生器１０、複数の回路が同一チップ上に形成された半導体回路８０、信号測定器１００から構成されている。

信号発生器１０は、半導体回路８０に試験信号を出力するためのものであり、外付けでも半導体回路８０上に形成されたものでも構わない。

また、本実施例においては試験信号を単一の信号発生器１０から供給しているが、この試験信号は単一の信号発生器からの供給に限定されず、外部回路を接続して外部回路からの信号を供給しても良い。

半導体回路８０は、同一チップ上に形成された複数のPLL８６、８７、移相回路８５、比較回路９０、制御回路８４、およびセレクタ８２，８３を備えている。移相回路８５は、遅延回路８１を備えている。信号発生器１０からの試験信号は直接セレクタ８２に供給され、また移相回路８５を介してセレクタ８３に供給されている。セレクタ８２には第１のＰＬＬ８６の実動作時の入力信号が供給されている。セレクタ８３には第２のＰＬＬ８７の実動作時の入力信号が供給されている。セレクタ８２と８３の各々は制御回路８４からのセレクタ制御信号に応答して一方を選択する。セレクタ８２と８３の各々は実動作モードでは、実動作時の入力信号を選択し、試験モードでは信号発生器１０からの信号を選択する。セレクタ８２と８３により選択された信号は、第１のＰＬＬ８６と第２のＰＬＬ８７にそれぞれ出力される。第１のＰＬＬ８６に入力された信号に基づき、第１のＰＬＬ８６により同期信号が生成され、生成された信号は、実動作時のＰＬＬ１出力信号としてＬＳＩの内部回路へ出力、およびＤ−ＦＦのＤ端子に出力される。第２のＰＬＬ８７に入力された信号に基づき、第２のＰＬＬ８７により同期信号が生成され生成された信号は、実動作時のＰＬＬ２出力信号としてＬＳＩの内部回路へ出力、およびＤ−ＦＦのＣＬＫ端子に出力される。Ｄ−ＦＦのＤ端子へ入力された信号は、Ｄ−ＦＦのＣＬＫ端子に入力される信号によりラッチされる。Ｄ−ＦＦでは、ラッチされた上記試験信号の状態に応じて、出力信号がＤ−ＦＦのＱＮ端子からＲＳ−ＦＦのＳ端子へと出力される。このＳ端子からの入力信号により、ＲＳ−ＦＦはセットされ、その出力信号はＲＳ−ＦＦのＱ端子より半導体回路８０の出力端に接続される信号測定器１００へと出力される。なお、移相回路８５の遅延回路８１は、信号発生器１０とセレクタ８２の間に配置されても構わない。制御回路８４の外部インターフェース端子（図示せず）には、ＬＳＩの内部回路からモード切換信号および周波数切換信号の２種類の信号が入力される。制御回路８４の外部インターフェース端子（図示せず）に実動作モードに対応するモード切換信号が入力された場合、制御回路８４からセレクタ８２および８３へ、セレクタ制御信号が出力され、セレクタ８２および８３の選択切換により、第１のＰＬＬ８６および第２のＰＬＬ８７へは、実動作時のＰＬＬ１入力信号および実動作時のＰＬＬ２入力信号がＬＳＩ内部回路から供給される。一方、制御回路８４の外部インターフェース端子（図示せず）に、ＬＳＩの内部回路から試験モードに対応するモード切換信号が入力された場合、制御回路８４からセレクタ８２および８３へ、セレクタ制御信号が出力され、セレクタ８２および８３の選択切換により、第１のＰＬＬ８６および第２のＰＬＬ８７へは、信号発生器１０からの試験信号が入力される。試験モード設定時には、ＬＳＩの内部回路から、制御回路８４の外部インターフェース端子（図示せず）へ周波数切換信号を出力することにより、制御回路８４から第１のＰＬＬ８６および第２のＰＬＬ８７の分周器に分周比を設定する制御信号が出力され、第１のＰＬＬ８６および第２のＰＬＬ８７の双方に対して、第１のＰＬＬ８６および第２のＰＬＬ８７のどちらか一方の実動作周波数が設定される。また、測定開始まで、制御回路８４からＲＳ−ＦＦ９２のＲ端子にリセット信号が出力され、測定の開始前にＲＳ−ＦＦのＱ端子の信号状態は初期状態にリセットされる。

次に、本発明の第１の実施形態における試験動作原理について図４と図５を参照にして説明する。本説明においては、同一チップ上に形成された複数のPLLのうち、任意の２つのPLL８６，８７において、どちらか一方、あるいは両方における不良の有無を確認する原理を述べる。

まず、図４において、ＬＳＩ内部回路より制御回路８４に試験モードに対応するモード切換信号が出力され、制御回路８４からセレクタ８２，８３へセレクタ制御信号が出力される。セレクタの切り換えにより、試験モードでは、信号発生器１０からの２つに分割された試験信号は、一方は半導体回路８０上に形成されたセレクタ８２に直接供給される。試験信号のもう一方は、移相回路８５内の遅延回路８１を介してセレクタ８３に供給される。こうして、一方の試験信号には、もう一方の試験信号に対して位相の遅れが生じる。位相の異なる上記２つの試験信号は、セレクタ８２，８３を介して、試験対象となる第１のＰＬＬ８６と、第2のＰＬＬ８７に各々入力される。そして、第１のPLL８６および第2のPLL８７により各々同期信号が生成され、生成された信号は、比較回路９０のＤ端子およびＣＬＫ端子へと入力され、比較回路９０によって位相のずれが検出される。比較回路９０は信号比較回路であるD型フリップフロップ（D-FF）９１と、出力回路であるリセット-セット型フリップフロップ（RS-FF）９２から構成される。図５に、（ａ）２つのPLL８６，８７が共に良品の場合、（ｂ）第１のPLL８６が不良の場合、（ｃ）第２のPLL８７（第１のPLL８６に比較して位相の遅れた信号が入力されたもの）が不良の場合の各出力信号（第１のPLL出力、第２のPLL出力、D-FF QN端子出力、比較回路出力およびリセット信号）の波形を示す。

図５に示すように、（ａ）第１のＰＬＬ８６および第２のＰＬＬ８７が共に良品の場合には、第2のPLL８７からのパルス出力信号の立ち上がり時に、第１のPLL86の出力信号波形は常に「Hi」の状態であり、その結果D-FF９１のQN端子の出力は常に「Low」の状態である。従って、Ｓ端子に常に「Low」状態の信号が入力されるRS-FF９２のＱ端子の出力、すなわち比較回路９０の出力では、常に「Low」の状態の信号電圧が信号測定器１００により測定される。

（ｂ）第１のPLL８６が不良の場合には、第2のPLL８７のパルス出力信号の立ち上がり時のいずれかにおいて、第１のPLL86の出力信号波形が「Low」状態になり（図５（ｂ）中の破線で示した第2のPLL８７の出力信号立ち上がり時）、この時D-FF９１のQN端子の出力が「Hi」の状態になる。すると、これを受けてRS-FF９２のＱ端子の出力は「Hi」の状態になる。その後ＱＮ端子の出力が「Ｌｏｗ」の状態になってもRS-FF９２のＱ端子の出力は「Ｈｉ」の状態を維持し続け、比較回路９０出力では「Hi」の状態の信号電圧が信号測定器１００により測定される。

つまり、図５（ｂ）中の破線で示した第2のPLL８７のパルス出力信号立ち上がり時までは、常に第１のＰＬＬ８６と第2のPLL８７のパルス出力信号の位相差が一定であり、第2のPLL８７のパルス出力信号立ち上がり時における第１のＰＬＬ８６のパルス出力信号が「Hi」の状態であったものが、上記第2のPLL８７のパルス出力信号の立ち上がり時に、第１のＰＬＬ８６のパルス出力波形が「粗密波」になるという異常が現れたために、第１のＰＬＬ８６と第2のPLL８７のパルス出力信号の位相差が一定でなくなり、第２のＰＬＬ８７のパルス出力信号の立ち上がり時の第１のＰＬＬ８６のパルス出力信号の状態が「Hi」の状態から「Low」の状態に変化したことが、D-FF９１によって検出され、RS-FF９２のＱ端子の出力が「Hi」の状態となり、PLL８０の異常を知らせる。

（ｃ）第２のPLL８７が不良の場合には、第2のPLL８７のパルス出力信号立ち上がり時のいずれかのタイミングにおいて、第１のPLL86の出力信号波形が「Low」状態になる（図５（ｃ）中の破線で示した第2のPLL８７の波形立ち上がり時）。この時D-FF９１のQN端子の出力が「Hi」の状態になり、その信号がRS-FF９２のＳ端子に入力される。この入力信号により、RS-FF９２の状態は「Hi」の状態にセットされ、これを維持することにより、比較回路９０のＱ端子から「Hi」の状態の信号電圧が出力され、信号測定器１００により測定される。これにより、上記第１のPLLが不良であった場合と同様に、PLL８０の異常を知らせる。

次に、本発明の第１の実施形態における試験手順を説明する。PLL試験のフローチャートを図6に示す。

本発明のPLL試験回路においては、制御回路８４からのセレクタ制御信号により、セレクタ８２，８３の信号入力経路が切換えられ、第１のＰＬＬ８６、および第２のＰＬＬ８７に入力する信号を、実動作時の信号、あるいは試験信号を出力する信号発生器１０間で、所望の動作モードに合わせて選択する。

まず始めに、PLL試験を開始すると、制御回路８４により半導体回路８０の動作モードがテストモード設定に切り換わる（ステップＳ０１）。この時、セレクタ８２，８３により、第１のPLL８６および第2のPLL８７への信号が、信号発生器１０から直接供給される経路と、移相回路８５を介して供給される経路とになる。

最近、実動作周波数の高周波化により、タイミングマージンが減少してきており、低い動作速度では正常に動作するものの、実際に動作しなければならない周波数では、正常に動作しないLSIもあり、リアルタイムテストが重要となっている。さらに、半導体メーカ側で正常と判断されて、セットメーカのボードに組み込まれてしまうと、不良原因の調査に多大な工数と費用が発生する。このため、本発明に係わる半導体回路８０においては、第１のPLL８６の実動作周波数および第2のPLL８７の実動作周波数の双方で正常に動作することが必要であり、この双方の周波数でのＰＬＬ試験を行う。ここで「実動作周波数」とは、実動作時のＰＬＬの動作周波数である。

次に、制御回路８４から第１および第2のPLL８６，８７を構成する分周器１０５に周波数切り換えの為の制御信号を出力することにより、分周器１０５の分周比を所望の値に選択することにより、各々のPLL８６，８７の出力周波数を第１のPLL８６の実動作周波数に設定する（ステップＳ０２）。

測定開始後、信号発生器１０より、第１のPLL８６の実動作周波数に対応する試験信号を入力し（ステップＳ０３）、第１および第2のPLL８６，８７が定常状態になるまで待つ（ステップＳ０４）。信号測定器１００にて測定結果を取得開始するまで、制御回路８４からリセット信号を比較回路９０中のRS−FF９２のＲ端子に出力することにより、比較回路９０の出力端子からの出力信号を、測定初期状態である「Low」に維持する（ステップＳ０５）。そして、リセット終了後、制御回路８４からのリセット信号をストップし、信号測定器１００により第１のPLL８６および第２のＰＬＬ８７からの出力信号の測定を実施する（ステップＳ０６）。そして、比較回路９０からの出力信号が「Low」状態か「Hi」状態かにより、第１のPLL８６および第２のＰＬＬ８７が、設定された実動作周波数において正常な動作をするかどうかを判断する。

測定結果が両方のPLLとも合格であれば（図５（ａ）に対応），次のステップに進み、どちらか一方でも不合格と判断されれば（図５（ｂ）または（ｃ）に対応）、その半導体回路８０は不良品を検出したとして、PLL試験を終了する（ステップＳ２０）。

第１のPLL８６の実動作周波数における測定において、両方のPLLとも合格である場合には、制御回路８４により、第１および第２のＰＬＬを第２のPLL８７の実動作周波数に設定し、第２のPLL８７の実動作周波数における測定を開始する（ステップＳ０７）。測定開始後、信号発生器１０より、半導体回路８０へ試験信号を出力する（ステップＳ０８）。第１および第2のPLL８６，８７が定常状態になるまで待つ（ステップＳ０９）。信号測定器１００にて測定結果を取得開始するまで、制御回路８４からリセット信号を比較回路９０中のRS−FF９２のＲ端子に出力することにより、比較回路９０の出力信号を測定初期状態である「Low」に維持する（ステップＳ１０）。そして、リセット終了後、制御回路８４からのリセット信号をストップし、信号測定器１００によりPLL８６，８７からの出力信号の測定を実施する（ステップＳ１１）。そして、比較回路出力が「Low」状態か「Hi」状態かにより、第１のPLL８６、および第２のＰＬＬ８７が設定された実動作周波数において、正常な動作をするかどうかを判断する。測定結果が両方のPLLとも合格であれば（図５（ａ）に対応）、制御回路８４により、実動作モード設定にし（ステップＳ１２）、PLL試験を終了する（ステップＳ１３）。また、PLL８６，８７のどちらか一方でも不合格と判断されれば（図５（ｂ）または（ｃ）に対応）、そのチップからは不良品が検出されたとしてPLL試験は終了する（ステップＳ２０）。

（第２の実施形態）
図７に、本発明の第２の実施形態に係わるPLL試験装置を示す。本実施形態に係わる試験装置は、信号発生器１０、複数の回路が同一チップ上に積載された半導体回路１２０、信号測定器１００から構成されている。本発明の第２の実施形態は、基本的に、第１の実施形態の半導体回路８０が、第2の実施形態に係わる半導体回路１２０に置き換わったものである。

ここでは第2の実施形態の構成について、第１の実施形態と異なる部分のみ説明する。

半導体回路１２０は、同一チップ上に形成された単一のPLL１４０、分周器１４５、移相回路８５、比較回路９０、制御回路１３０、およびセレクタ８２を備えている。信号発生器１０から出力される試験信号は、直接セレクタ８２に入力され、また、移相回路８５の遅延回路８１を介して位相を遅延され、比較回路９０のＤ−ＦＦ９１のＣＬＫ端子へ入力される。これにより、一方の試験信号には、もう一方の試験信号に対して位相の遅れが生じる。セレクタ８２に入力された試験信号は、単一のＰＬＬ１４０へ出力され、単一のＰＬＬ１４０で、同期信号が生成され、生成された信号は実動作時のＰＬＬ１出力信号としてＬＳＩ内部回路へ出力され、また、分周器１４５を介して分周され、Ｄ−ＦＦ９１のＤ端子へ入力される。図７において、移相回路８５の遅延回路８１は、信号発生器１０とD-FF９１のＣＬＫ端子間に配置されているが、信号発生器１０とセレクタ８２の間に配置されてもよい。

ＬＳＩ内部回路から制御回路１３０の外部インタフェース端子（図示せず）へモード切替え信号が入力され、それに対応したセレクタ制御信号が、制御回路１３０からセレクタ８２へ出力される。前記セレクタ制御信号に基づいて、セレクタ８２は入力信号の経路を切り換える。選択された、信号発生器１０からの試験信号、あるいはＬＳＩ内部回路からの実動作時のＰＬＬ１入力信号は、セレクタを経由して、単一のＰＬＬ１４０に出力される。

次に、本発明の第２の実施形態における試験動作原理について、図７および図８を参照に第１の実施形態と異なる部分を説明する。

第２の実施形態においては、制御回路１３０による試験モード設定後、図７の半導体回路１２０内で試験信号は２つに分割され、一方は半導体回路８０上に形成されたセレクタ８２に直接供給される。試験信号のもう一方は、移相回路８５内の遅延回路８１を介してD-FF９１のCLK端子に入力される。この位相の異なった２つの試験信号は、一方はセレクタ８２を経由して、試験対象となる単一のPLL１４０に入力される。もう一方の試験信号は、前記したように直接D-FF９１のCLK端子に入力される。単一のPLL１４０に試験信号が入力されると、入力された信号に基づき、PLL１４０において同期信号が生成される。生成された同期信号は、実動作時のＰＬＬ１出力信号としてＬＳＩ内部回路へ出力され、また、分周器１４５を介してD-FF９１のD端子に入力される。このとき、制御回路１３０から分周器１４５に出力される分周器制御信号により、分周器１４５の分周比は単一のPLL１４０で逓倍された周波数を試験信号の周波数に戻す値に設定され、分周器１４５を出た同期信号の周波数は試験信号と同じ周波数になっている。つまり、Ｄ−ＦＦ９１のＤ端子およびＣＬＫ端子に入力される入力信号の周波数は、ともに試験信号と同じ周波数である。Ｄ−ＦＦの両入力端子、つまり比較回路９０に上記２つの信号が入力されると、実施の形態１において既述したように、比較回路９０で位相のずれの検出がなされ、単一のPLL１４０の良否が判断される。

図８に、（ａ）PLL１４０が良品の場合、（ｂ）PLL１４０が不良品の場合の各出力信号（PLLの分周出力、信号発生器の遅延出力、D-FF QN端子出力、比較回路出力およびリセット信号）の波形を示す。

図８におけるPLL１４０の良否の検出原理については、実施の形態１の図５の説明において、”第１のPLLの出力”および”第２のPLLの出力”を” PLLの分周出力”および”信号発生器の遅延出力”に置き換えたものと同様である。また、試験にて使用する周波数は、PLL１４０の実動作周波数のみである。

本発明の第２の実施形態における試験手順を図９のPLL試験のフローチャート（ステップＳ１０１〜Ｓ１０８，ステップＳ１２０）に示す。本形態における試験手順は、基本的に実施の形態１の試験のフローにおいて、２つあるPLLの内、一方の実動作周波数で試験を行ったものと同様である。

（その他の実施形態）
本発明に係わるその他の実施形態を図１０に示す。本実施形態の基本構成は、実施の形態１と同じであるが、制御回路１６０にて移相回路１７０内の遅延回路１５０を制御することにより、試験信号の遅延量の調整をすることが可能である。

具体的には、制御回路１６０にＬＳＩ内部回路から位相切換信号を入力することにより、制御回路１６０から遅延回路１５０に位相制御信号が出力され、遅延回路１５０において位相遅延量が切り換えられる。このことにより、第１のPLL８６および第２のPLL８７へ入力される２つの試験信号間の位相差を、試験信号の周波数に合わせて調整することが出来る。特に、遅延回路１５０を可変回路とし、制御回路１６０からの位相制御信号により、遅延回路１５０における位相の遅延量が切り換えられ、遅延回路１５０を経由する試験信号の位相の遅延量が切り換わることにより、遅延回路１５０を経由しないもう一方の試験信号との位相差を任意に調整することが出来る。そして、遅延回路１５０から出力される試験信号の立ち上がりエッジを、遅延回路１５０を経由しないもう一方の試験信号の「Hi」状態、あるいは「Low」状態のパルス幅の中央に持ってくることで、双方の試験信号にばらつきや変動があっても安定した測定が可能となる。

上記位相遅延量調整機能は、試験するＰＬＬの様々な実使用周波数に対する位相遅延量設定の最適化に必要な機能であり、特に今後高周波化が予想されるＰＬＬの試験には欠かせないものとなってくる。

さらに、本発明に係わるその他の実施形態を図１１に示す。図１１では、実施の形態１における半導体回路１９０の外部から来るノイズが、半導体回路１９０に乗ることにより引き起こされる誤動作を防ぐ目的で、D-FF９１とRS-FF９２の間にカウンタ９３が直列に挿入される。

半導体回路１９０の不良品を検出する原理は、本質的に実施の形態１に示した通りである。但し、カウンタ９３のＩＮＰＵＴ端子に、Ｄ‐ＦＦのＱＮ端子から「Ｈｉ」状態の出力信号が、初期設定された任意のカウント数入力された時に、初めてカウンタ９３のOUTPUT端子からRS-FF９２のS端子に対して信号が出力され、RS-FF９２の出力信号が「Hi」状態と「Low」状態の間で変化し、被試験体となる第１のＰＬＬ８６、あるいは第２のＰＬＬ８７の不良が検出される。これにより、実際の回路の不良とは関係の無い、偶発的なノイズなどの入力によって引き起こされる誤検出が防止できる。

この、カウンタ９３を用いた被試験回路の外部からくるノイズによる誤動作防止策は、実施の形態２に対しても同様に適用できる。図１２に上記ノイズによる誤動作防止策を実施の形態２に適用した形態図を示す。図１２における回路構成は、実施の形態１に適用したもの（図１１）と同様に、実施の形態２におけるD-FF９１とRS-FF９２の間にカウンタ９３が直列に挿入される。回路２００におけるPLL１４０の不良が検出される原理は、実施の形態２、および上記したその他の実施例における実施の形態１に適用した説明と同様である。

PLL（Phase Locked Loop）の概略構成図を示す。 従来のPLL試験回路の概略図を示す。 従来例１のジッタ判定用回路の概略構成図を示す。 本発明の第１の実施形態におけるPLL試験回路の概略構成図を示す。 本発明の第１の実施形態における信号測定器部での各出力信号（第１のPLLの出力、第2のPLLの出力、D-FFのQN出力、比較回路出力、リセット信号）の波形を示す。 本発明の第１の実施形態におけるPLL試験のフローチャートを示す。 本発明の第２の実施形態におけるPLL試験回路の概略構成図を示す。 本発明の第２の実施形態における信号測定器部での各出力信号（PLLの分周出力、信号発生器遅延の出力、D-FFのQN出力、比較回路出力、リセット信号）の波形を示す。 本発明の第２の実施形態におけるPLL試験のフローチャートを示す。 本発明のその他の実施形態における位相遅延量の調整が可能なPLL試験回路の概略構成図を示す。 本発明のその他の実施形態におけるノイズによる誤動作防止機能つきPLL試験回路の概略構成図を示す。 本発明のその他の実施形態におけるノイズによる誤動作防止機能つきPLL試験回路の概略構成図を示す。

符号の説明

１０・・・信号発生器
２０・・・従来の半導体回路
２１・・・第１のPLL
２２・・・第２のPLL
４０・・・切換えスイッチ
５０・・・切換えスイッチ
６０・・・ジッタ判定用回路
６１・・・第１の位相比較器
６２・・・チャージポンプ回路
６３・・・フィルター
６４・・・V/I変換回路
６５・・・電流制御発振器
６６・・・分周回路
６７・・・第２の位相比較器
６８・・・D型フリップフロップ
６９・・・可変遅延回路
７０・・・PLL
７１・・・２入力ＯＲ回路
７２・・・テスト結果出力端子
７３・・・テスト信号入力端子
８０・・・本発明の半導体回路
８１・・・遅延回路
８２、８３・・・セレクタ（SEL）
８４・・・制御回路
８５・・・移相回路
８６・・・第１のPLL
８７・・・第２のPLL
９０、９５・・・比較回路
９１・・・D型フリップフロップ（D-FF）
９２・・・リセット-セット型フリップフロップ（RS-FF）
９３・・・カウンタ
１００・・・信号測定器
１０１・・・位相周波数比較器（PFD）
１０２・・・チャージポンプ回路（Charge Pump）
１０３・・・ループフィルタ
１０４・・・電圧制御発振器（VCO）
１０５・・・分周器（Divider）
１２０・・・半導体回路
１３０・・・制御回路
１４０・・・ＰＬＬ
１４５・・・分周器
１５０・・・遅延回路
１６０・・・制御回路
１７０・・・移相回路
１８０・・・半導体回路
１９０・・・半導体回路
２００・・・半導体回路
２０１，２０２・・・帰還信号入力端子
２１１，２１２・・・基準信号入力端子
２３１，２３２・・・UP信号側誤差出力信号
２４１，２４２・・・DOWN信号側誤差出力信号
５００・・・故障判定用モニタ回路

Claims (15)

1. 第１の入力信号と第２の入力信号の少なくとも一方を移相し、所定の位相差をもった第１と第２の移相信号を生成する移相回路と、
   前記第１の移相信号に同期して第１の出力信号を出力する第１の信号生成器と、
   前記第２の移相信号に同期して第２の出力信号を出力する第２の信号生成器と、
   前記第１の出力信号と前記第２の出力信号との間の位相差の変化を検出する検出回路と
   を具備する信号生成器試験装置。
2. 第１の入力信号と第２の入力信号の少なくとも一方を移相し、所定の位相差をもった第１と第２の移相信号を生成する移相回路と、
   前記第１の移相信号と前記第２の移相信号のいずれか一方に同期して第１の出力信号を出力する信号生成器と、他方の信号を第２の出力信号とし、
   前記第１の出力信号と前記第２の出力信号との間の位相差の変化を検出する検出回路と
   を具備する信号生成器試験装置。
3. 請求項１又は２に記載の信号生成器試験装置において、
   前記位相差の変化が所定量を超えたときに、前記検出回路は前記位相差の変化を検出する信号生成器試験装置。
4. 請求項３に記載の信号生成器試験装置において、
   前記第１の入力信号と前記第２の入力信号が矩形波であり、
   前記所定量は、前記第１の入力信号の矩形波のパルス幅に対応する時間から前記位相差に対応する時間を減算したときの残り時間に対応する信号生成器試験装置。
5. 請求項１乃至３のいずれか一項に記載の信号生成器試験装置において、
   前記検出回路は、
   前記第１の出力信号と前記第２の出力信号のいずれか一方に同期して他方の出力信号の、今回の周期の出力レベルと１周期前の出力レベルを比較する信号比較回路と、
   前記今回の周期の出力レベルと前記１周期前の出力レベルが異なったことが前記信号比較回路で検出されると、一定出力レベルの信号を生成して比較結果を出力する出力回路と
   を具備する信号生成器試験装置。
6. 請求項１乃至３のいずれか一項に記載の信号生成器試験装置において、
   前記検出回路は、
   前記第１の出力信号と前記第２の出力信号のいずれか一方に同期して他方の出力信号の、今回の周期の出力レベルと１周期前の出力レベルを比較する信号比較回路と、
   前記今回の周期の出力レベルと前記１周期前の出力レベルが異なったことが前記信号比較回路で検出される回数をカウントするカウンタと、
   前記カウンタで所定回数以上カウントされると、一定出力レベルの信号を生成して比較結果を出力する出力回路と
   を具備する信号生成器試験装置。
7. 請求項１乃至６のいずれか一項に記載の信号生成器試験装置において、
   前記信号生成器がPhase Locked Loop(PLL)である信号生成器試験装置。
8. 請求項１乃至７のいずれか一項に記載の信号生成器試験装置において、
   前記第１の信号生成器と前記位相回路の間に設けられ、第１のセレクタ切換信号に応答して前記第１の移相信号と第１の実動作信号のうちの一方を選択する第１のセレクタと、
   前記第２の信号生成器と前記位相回路の間に設けられ、第２のセレクタ切換信号に応答して前記第２の移相信号と第２の実動作信号のうちの一方を選択する第２のセレクタと、
   半導体回路の動作モードを切り換えるためのモード切換信号に応答して前記第１のセレクタ切換信号と前記第２のセレクタ切換信号を前記第１のセレクタと前記第２のセレクタにそれぞれ出力する制御回路と
   を更に具備する信号生成器試験装置。
9. 請求項１乃至８のいずれか一項に記載の信号生成器試験装置において、
   前記移相回路の位相遅延量は可変である信号生成器試験装置。
10. 請求項９に記載の信号生成器試験装置において、
    前記第１の入力信号と前記第２の入力信号が矩形波であり、
    前記移相回路の位相遅延量を調整することにより、一方の入力信号の立ち上がりを、他方の入力信号のパルス幅の中央に設定することができる信号生成器試験装置。
11. （ａ）第１の入力信号に同期して第１の出力信号を生成し、前記第１の出力信号を第２の出力信号に同期させて保持するステップと、
    （ｂ）前記第１の出力信号の前記保持された信号レベルに基づいて、前記第１の出力信号の同期状態の変化を検出するステップと
    を具備する信号生成器試験方法。
12. 請求項１１に記載の信号生成器試験方法において、
    前記（ａ）保持するステップは、
    前記第１の入力信号と第２の入力信号のうちの少なくとも一方を移相して第１と第２の移相信号を生成するステップと、
    前記第１の移相信号に同期して前記第１の出力信号を生成するステップと、
    （ｃ）前記第２の移相信号に対応する前記第２の出力信号に同期して前記第１の出力信号を保持するステップと
    を具備する信号生成器試験方法。
13. 請求項１２に記載の信号生成器試験方法において、
    前記（ｃ）保持するステップは、
    前記第２の移相信号に同期して前記第２の出力信号を生成するステップ
    を具備する信号生成器試験方法。
14. 請求項１１乃至１３に記載の信号生成器試験方法のいずれか一項において、
    前記（ｂ）検出するステップは、
    前記第１の出力信号と前記第２の出力信号の間の位相差の変化が所定量を超えたとき、前記保持された信号レベルから前記同期状態は同期ハズレと判定するステップを具備する信号生成器試験方法。
15. 請求項１４に記載の信号生成器試験方法において、
    前記第１の入力信号と前記第２の入力信号が矩形波であり、
    前記所定量は、前記第１の入力信号の矩形波のパルス幅に対応する時間から前記位相差に対応する時間を減算したときの残り時間に対応する信号生成器試験方法。

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