JPH0451716A - Ｐｌｏ切り替え回路 - Google Patents
Ｐｌｏ切り替え回路Info
- Publication number
- JPH0451716A JPH0451716A JP2161656A JP16165690A JPH0451716A JP H0451716 A JPH0451716 A JP H0451716A JP 2161656 A JP2161656 A JP 2161656A JP 16165690 A JP16165690 A JP 16165690A JP H0451716 A JPH0451716 A JP H0451716A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- plo
- output
- switching
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＯ切り替え回路に関し、特に二重化された
現用ＰＬＯ回路と予備ＰＬＯ回路の切り替えを行うＰＬ
Ｏ切り替え回路に関する。
現用ＰＬＯ回路と予備ＰＬＯ回路の切り替えを行うＰＬ
Ｏ切り替え回路に関する。
従来、この種のＰＬＯ切り替え回路は、第３図のブロッ
ク図に示すように、クロック入力端子１０．１１からそ
れぞれ入力されるクロックを位相クロックする現用ＰＬ
Ｏ回路１と予備ＰＬＯ回路２とにおける出力クロックの
位相は、まったく非同期である切り替え制御部３の出力
により選択回路９が制御されて、切り替え動作を行う構
成となっていた。
ク図に示すように、クロック入力端子１０．１１からそ
れぞれ入力されるクロックを位相クロックする現用ＰＬ
Ｏ回路１と予備ＰＬＯ回路２とにおける出力クロックの
位相は、まったく非同期である切り替え制御部３の出力
により選択回路９が制御されて、切り替え動作を行う構
成となっていた。
したがって上述した従来のＰＬＯ切り替え回路では、切
り替えるタイミングによっては切り替えに伴い出力クロ
ックのパルス数が入力のクロックと異なってしまい、装
置アラームやデータエラーを発生させるなど、重大な影
響を与えてしまう欠点がある。切り替えに伴いクロック
の数が異なってしまう主な原因は、現用ＰＬＯと予備Ｐ
ＬＯとの出力クロックに定常位相誤差があるなめである
。
り替えるタイミングによっては切り替えに伴い出力クロ
ックのパルス数が入力のクロックと異なってしまい、装
置アラームやデータエラーを発生させるなど、重大な影
響を与えてしまう欠点がある。切り替えに伴いクロック
の数が異なってしまう主な原因は、現用ＰＬＯと予備Ｐ
ＬＯとの出力クロックに定常位相誤差があるなめである
。
本発明の目的は、現用ＰＬＯ回路と予備ＰＬＯ回路との
出力クロック位相と切り替えタイミングを同期させるこ
とにより、ＰＬＯ回路出力に定常位相誤差があっても切
り替えに伴い出力クロックのパルス数が入力クロックと
異なってしまうという現象を無くすことにある。これに
より、装置アラームやデータエラー等の発生しない８Ｍ
ｂ／Ｓ程度の高速のクロック切り替えを実現できるＰＬ
Ｏ切り替え回路を提供することにある。
出力クロック位相と切り替えタイミングを同期させるこ
とにより、ＰＬＯ回路出力に定常位相誤差があっても切
り替えに伴い出力クロックのパルス数が入力クロックと
異なってしまうという現象を無くすことにある。これに
より、装置アラームやデータエラー等の発生しない８Ｍ
ｂ／Ｓ程度の高速のクロック切り替えを実現できるＰＬ
Ｏ切り替え回路を提供することにある。
本発明のＰＬＯ切り替え回路は、二重化された現用およ
び予備ＰＬＯ回路と、前記現用および予備ＰＬＯ回路か
らそれぞれ出力されるＰＬＯアラーム信号とマニュアル
切り替え制御信号とを入力として、切り替え制御信号を
作成し出力する切り替え制御部と、この切り替え制御部
の出力により前記現用系および予備ＰＬＯ回路の出力ク
ロックを切り換える選択回路とを有するＰＬＯ切り替え
回路において、入力端子の片端を前記現用ＰＬＯ回路の
クロック出力端子に接続し他方の片端を前記予備ＰＬＯ
回路のクロック出力端子に接続したＡＮＤ回路およびＮ
ＯＲ回路と、前記ＡＮＤ回銘の出力を分周するための第
１のフリップフロ７１回路と、入力端子の片端を前記フ
リップフロップ回路の出力端子に接続し他方の片端をＮ
ＯＲ回路の出力端子に接続したＯＲ回路と、データ入力
端子に前記切り替え制御部の出力端子を接続しクロック
入力端子に前記ＯＲ回路の出力端子を接続した第２のフ
リップフロップ回路とを有し、前記現用ＰＬＯ回路と予
！ＰＬＯ回路の出力クロックを前記第２のフリップフロ
ップ回路の出力で切り替えるようにしている。
び予備ＰＬＯ回路と、前記現用および予備ＰＬＯ回路か
らそれぞれ出力されるＰＬＯアラーム信号とマニュアル
切り替え制御信号とを入力として、切り替え制御信号を
作成し出力する切り替え制御部と、この切り替え制御部
の出力により前記現用系および予備ＰＬＯ回路の出力ク
ロックを切り換える選択回路とを有するＰＬＯ切り替え
回路において、入力端子の片端を前記現用ＰＬＯ回路の
クロック出力端子に接続し他方の片端を前記予備ＰＬＯ
回路のクロック出力端子に接続したＡＮＤ回路およびＮ
ＯＲ回路と、前記ＡＮＤ回銘の出力を分周するための第
１のフリップフロ７１回路と、入力端子の片端を前記フ
リップフロップ回路の出力端子に接続し他方の片端をＮ
ＯＲ回路の出力端子に接続したＯＲ回路と、データ入力
端子に前記切り替え制御部の出力端子を接続しクロック
入力端子に前記ＯＲ回路の出力端子を接続した第２のフ
リップフロップ回路とを有し、前記現用ＰＬＯ回路と予
！ＰＬＯ回路の出力クロックを前記第２のフリップフロ
ップ回路の出力で切り替えるようにしている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例における各部の波形図である。第１図におい
て、１は現用ＰＬＯ回路、２は予備ＰＬＯ回路、３は現
用ＰＬＯ回路１と予備ＰＬＯ回路２からそれぞれ出力さ
れるＰＬＯアラーム信号Ａ’ Ｂ’と、切り換え制御入
力端子１２のマニュアル切り替え制御信号とから切り替
え制御信号Ｃを作成し出力する切り替え制御部、４はＰ
ＬＯ回路１と予備ＰＬＯ回路２の出力クロックＡ、Ｂで
遅い方の立ち上がり位相をとらえるためのＡＮＤ回路（
第２間借号り参照）、５は現用ＰＬＯ回路１と予！ＰＬ
Ｏ回路２の出力クロックＡ、Ｂで遅い方の立ち下がり位
相をとらえるためのＮＯＲ回路（第２図化号Ｆ参照）、
７はＡＮＤ回路４とＮＯＲ回路５でとらえた信号Ｅ、Ｆ
の位相の論理和をとるためのＯＲ回路、６は現用ＰＬＯ
回路１と予備ＰＬＯ回路２の出力クロック位相が、たま
たま完全にそろってしまったく定常位相誤差−〇）場合
でも、ＯＲ回路７の出力クロックＧが無くなってしまわ
ないようにするための２分周用フリップフロップ回路、
８は切り替え制御部３の出力をＯＲ回路７の出力Ｇでリ
タイミングするためのフリップフロップ回路、９は現用
ＰＬＯ回路１と予備ＰＬＯ回路２の出力クロックを制御
信号Ｈで切り替えるタイミングが両系クロックの１１
Ｈｌ＋レベルの間であっても、遅延差によるヒゲ（第２
図の信号工におけるＺ）を出さない選択回路、１０は現
用系のクロック入力端子、１１は予備系のクロック入力
端子、１２はマニュアル制御信号の切り替え制御入力端
子、１３はクロック出力端子であるにのような回路構成
とすることにより、現用および予備ＰＬＯ回路１，２の
出力クロックＡ、Ｂ間に定常位相誤差があっても、この
定常位相差の立ち上がり、又は、立ち下がりの位相を検
出して選択回路９を制御しているので、出力クロック位
相と切り替えタイミングを同期させることができる。し
たがって、８Ｍｂ／Ｓ程度の高速切り替えでも切り帰え
後の出力クロックにおいて、第２図の信号■に示すＺ“
のようなりロックも発生しない。
図の実施例における各部の波形図である。第１図におい
て、１は現用ＰＬＯ回路、２は予備ＰＬＯ回路、３は現
用ＰＬＯ回路１と予備ＰＬＯ回路２からそれぞれ出力さ
れるＰＬＯアラーム信号Ａ’ Ｂ’と、切り換え制御入
力端子１２のマニュアル切り替え制御信号とから切り替
え制御信号Ｃを作成し出力する切り替え制御部、４はＰ
ＬＯ回路１と予備ＰＬＯ回路２の出力クロックＡ、Ｂで
遅い方の立ち上がり位相をとらえるためのＡＮＤ回路（
第２間借号り参照）、５は現用ＰＬＯ回路１と予！ＰＬ
Ｏ回路２の出力クロックＡ、Ｂで遅い方の立ち下がり位
相をとらえるためのＮＯＲ回路（第２図化号Ｆ参照）、
７はＡＮＤ回路４とＮＯＲ回路５でとらえた信号Ｅ、Ｆ
の位相の論理和をとるためのＯＲ回路、６は現用ＰＬＯ
回路１と予備ＰＬＯ回路２の出力クロック位相が、たま
たま完全にそろってしまったく定常位相誤差−〇）場合
でも、ＯＲ回路７の出力クロックＧが無くなってしまわ
ないようにするための２分周用フリップフロップ回路、
８は切り替え制御部３の出力をＯＲ回路７の出力Ｇでリ
タイミングするためのフリップフロップ回路、９は現用
ＰＬＯ回路１と予備ＰＬＯ回路２の出力クロックを制御
信号Ｈで切り替えるタイミングが両系クロックの１１
Ｈｌ＋レベルの間であっても、遅延差によるヒゲ（第２
図の信号工におけるＺ）を出さない選択回路、１０は現
用系のクロック入力端子、１１は予備系のクロック入力
端子、１２はマニュアル制御信号の切り替え制御入力端
子、１３はクロック出力端子であるにのような回路構成
とすることにより、現用および予備ＰＬＯ回路１，２の
出力クロックＡ、Ｂ間に定常位相誤差があっても、この
定常位相差の立ち上がり、又は、立ち下がりの位相を検
出して選択回路９を制御しているので、出力クロック位
相と切り替えタイミングを同期させることができる。し
たがって、８Ｍｂ／Ｓ程度の高速切り替えでも切り帰え
後の出力クロックにおいて、第２図の信号■に示すＺ“
のようなりロックも発生しない。
以上説明したように本発明によれば、現用および予備Ｐ
ＬＯ回路の出力クロックの定常位相誤差を出して選択回
路を制御する回路系を備えることにより、装置アラーム
やデータエラー等の発生しない比較的高速のクロックの
切り替えを実現できる効果がある。
ＬＯ回路の出力クロックの定常位相誤差を出して選択回
路を制御する回路系を備えることにより、装置アラーム
やデータエラー等の発生しない比較的高速のクロックの
切り替えを実現できる効果がある。
１・・・現用ＰＬＯ回路、２・・・予備ＰＬＯ回路、３
・・・切り替え制御部、４・・・ＡＮＤ回路、５・・・
ＮＯＲ回路、６．８・・・フリップフロップ回路、７・
・・ＯＲ回路、９・・・選択回路、１０．１１・・・ク
ロック入力端子、１２・・・切り替え制御入力端子、１
３・・・クロック出力端子。
・・・切り替え制御部、４・・・ＡＮＤ回路、５・・・
ＮＯＲ回路、６．８・・・フリップフロップ回路、７・
・・ＯＲ回路、９・・・選択回路、１０．１１・・・ク
ロック入力端子、１２・・・切り替え制御入力端子、１
３・・・クロック出力端子。
Claims (1)
- 二重化された現用および予備ＰＬＯ回路と、前記現用お
よび予備ＰＬＯ回路からそれぞれ出力されるＰＬＯアラ
ーム信号とマニュアル切り替え制御信号とを入力として
、切り替え制御信号を作成し出力する切り替え制御部と
、この切り替え制御部の出力により前記現用系および予
備ＰＬＯ回路の出力クロックを切り換える選択回路とを
有するＰＬＯ切り替え回路において、入力端子の片端を
前記現用ＰＬＯ回路のクロック出力端子に接続し他方の
片端を前記予備ＰＬＯ回路のクロック出力端子に接続し
たＡＮＤ回路およびＮＯＲ回路と、前記ＡＮＤ回路の出
力を分周するための第１のフリップフロップ回路と、入
力端子の片端を前記フリップフロップ回路の出力端子に
接続し他方の片端をＮＯＲ回路の出力端子に接続したＯ
Ｒ回路と、データ入力端子に前記切り替え制御部の出力
端子を接続しクロック入力端子に前記ＯＲ回路の出力端
子を接続した第２のフリップフロップ回路とを有し、前
記現用ＰＬＯ回路と予備ＰＬＯ回路の出力クロックを前
記第２のフリップフロップ回路の出力で切り替えるよう
にしたことを特徴とするＰＬＯ切り替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161656A JPH0451716A (ja) | 1990-06-20 | 1990-06-20 | Ｐｌｏ切り替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161656A JPH0451716A (ja) | 1990-06-20 | 1990-06-20 | Ｐｌｏ切り替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451716A true JPH0451716A (ja) | 1992-02-20 |
Family
ID=15739334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161656A Pending JPH0451716A (ja) | 1990-06-20 | 1990-06-20 | Ｐｌｏ切り替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277472A (ja) * | 2004-03-22 | 2005-10-06 | Nec Electronics Corp | Ｐｌｌ試験装置 |
-
1990
- 1990-06-20 JP JP2161656A patent/JPH0451716A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277472A (ja) * | 2004-03-22 | 2005-10-06 | Nec Electronics Corp | Ｐｌｌ試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5455840A (en) | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator | |
| JPH08125647A (ja) | 精密タイミング回復用集積回路装置及び方法 | |
| JP2001352241A (ja) | デジタルｐｌｌ装置 | |
| JPH04357713A (ja) | 切換機能を有する基準信号発生回路 | |
| EP0527780B1 (en) | Scaler for synchronous digital clock | |
| JPH0451716A (ja) | Ｐｌｏ切り替え回路 | |
| JP3461428B2 (ja) | クロック無瞬断切替装置 | |
| JPH033419A (ja) | 位相同期回路 | |
| JPH03102933A (ja) | 同期クロック選択回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JP3930641B2 (ja) | 現用系・予備系切替方法および切替装置 | |
| SU1095341A2 (ru) | Одноканальное устройство дл управлени @ -фазным преобразователем | |
| JP2918943B2 (ja) | 位相同期回路 | |
| US6898211B1 (en) | Scheme for maintaining synchronization in an inherently asynchronous system | |
| JP2874632B2 (ja) | クロック切替回路 | |
| JPH05235919A (ja) | クロック供給盤 | |
| KR200185362Y1 (ko) | 시스템 클럭 이중화 장치 | |
| JPH02176916A (ja) | クロック切替方式 | |
| JP2806661B2 (ja) | 二重ループ形ｐｌｌ回路 | |
| JPH0556031A (ja) | Ｐｌｏ二重化切り換え回路 | |
| JPS62213337A (ja) | フレ−ム同期保護方式 | |
| JPH02166832A (ja) | クロック発生装置のクロック位相制御回路 | |
| KR19980073081A (ko) | 동기된 셀 스타트 신호를 가지는 atm 스위칭 시스템 | |
| JPS59215115A (ja) | 位相差検出回路 | |
| JPS62169560A (ja) | 二重化クロツク信号発生装置 |