JP2001352241A - デジタルｐｌｌ装置 - Google Patents

デジタルｐｌｌ装置

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JP2001352241A JP2000173162A JP2000173162A JP2001352241A JP 2001352241 A JP2001352241 A JP 2001352241A JP 2000173162 A JP2000173162 A JP 2000173162A JP 2000173162 A JP2000173162 A JP 2000173162A JP 2001352241 A JP2001352241 A JP 2001352241A
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Abstract

(57)【要約】 【課題】 比較的少ないメモリ容量で、障害時のクロッ
ク周波数変動を抑圧できるデジタルＰＬＬ装置を提供す
る。 【解決手段】 ホールドオーバー部は、メモリ１５と、
フレームカウンター１１と、アップ・ダウンカウンター
１２と、アップ・ダウン制御回路１３と、コントロール
部１４と、デコーダ回路１６を有し、比較的少ないメモ
リ容量で、障害時のクロック周波数変動を抑圧するデジ
タルＰＬＬ装置が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、障害発生時に生じ
る出力クロック信号の変動を抑圧するホールドオーバー
部を備え、同期網の同期タイミング信号の切替えを行う
デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）装置に関するものである。
【０００２】
【従来の技術】図９は従来のデジタルＰＬＬ装置のブロ
ック図である。図９においてセレクタ１と、位相比較器
２と、リミッター５と、ループフィルター６と、制御部
７が構成されている。従来より、デジタル同期網におい
て、高信頼度のクロック信号を確保するため、図９に示
すように、プライマリマスタから第１の同期タイミング
信号ａ、セカンダリマスタから第２の同期タイミング信
号ｂが送られてきて、第１の同期タイミング信号ａが正
常なときは第１の同期タイミング信号ａがセレクタ１で
選択されて位相比較器２へ送られる。
【０００３】位相比較器２では、セレクタ１より送られ
てきた同期タイミング信号ｄとリミッターで生成された
クロックをループフィルターで分周した内部タイミング
信号ｃとの位相を比較し、位相差に応じた信号である位
相補正信号ｅがリミッター５に送られる。リミッター５
では位相比較器２より送られてきた誤差信号により、入
力信号の位相が進んだときは周波数を低くし、位相が遅
れたときは周波数を高くして位相が追跡される。ループ
フィルター６ではリミッター５より送られてきたクロッ
ク信号が１／Ｎに分周されて、位相比較器２に送られ
る。位相比較器２ではセレクタ１からおくられてきた同
期タイミング信号ｄとループフィルター６から送られて
きた内部タイミング信号ｃとの位相が比較され、位相差
に応じた位相補正信号ｅがリミッター５に送り出され
る。
【０００４】ここで、位相比較器２、リミッター５、ル
ープフィルター６とでデジタルＰＬＬ回路が構成されて
おり、順次ループ的に動作し、常にプライマリマスタよ
り送られてきた第１の同期タイミング信号ａに同期した
クロック信号ｆがループフィルター６で生成され、出力
端子より装置内の所要回路に供給される。受信する第１
の同期タイミング信号ａの断が発生すると、同期タイミ
ング信号の断を検出した制御部７の制御により第１の同
期タイミング信号ａから第２の同期タイミング信号ｂに
切り替えられ、以降、第１の同期タイミング信号ａが回
復するまでの間、受信される第２の同期タイミング信号
に同期したクロック信号がリミッター５およびループフ
ィルタ６を介して生成される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デジタルＰＬＬ装置においては、第１の同期タイミング
信号が障害になったとき、その検出時間の間、および、
第１の同期タイミング信号から第２の同期タイミング信
号に切替える際、瞬断が発生する。この瞬断のため、位
相比較器における第２の同期タイミング信号とループフ
ィルターから送られてくる内部比較タイミング信号との
位相差が大きくなり、ループフィルターから生成される
クロック信号の変動が起きるという問題点を有してい
た。
【０００６】本発明は、この様な問題を解決するもので
あり、比較的少ないメモリ容量で、障害時のクロック周
波数変動を抑圧できるデジタルＰＬＬ装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明のデジタルＰＬＬ装置は、デジタル同期網にお
ける同期タイミング切替時に、入力する第１の同期タイ
ミング信号から第２の同期タイミング信号に切替える第
１のセレクタと、第１のセレクタ信号から出力される同
期タイミング信号と内部タイミング信号との位相差を比
較して、位相差に対応した位相補正値を出力する位相比
較器と、安定動作時点での前記位相比較器の位相補正値
を記憶し、第１の同期タイミング信号が障害になったと
きから、第２の同期タイミング信号に切替えるまでの期
間、ホールドオーバー動作に自動的に切替え高精度の位
相補正を行うホールドオーバー部と、通常状態の位相補
正値データと、ホールドオーバーモードの位相値補正デ
ータの切替制御を行う第２のセレクタと、第２のセレク
タから出力される位相補正信号により、基準周波数を切
替えて位相を追跡するリミッターと、位相補正された基
準クロック信号の不要高調波やノイズを除去して、所望
の周波数の同期タイミング信号を出力するループフィル
ターと、すべてのブロックに対して制御を行う制御部を
備えたものである。
【０００８】この本発明によれば、比較的少ないメモリ
容量で、障害時のクロック周波数変動を抑圧できるデジ
タルＰＬＬ装置が得られる。
【０００９】
【発明の実施の形態】請求項１記載の発明は、デジタル
同期網における同期タイミング切替時に、入力する第１
の同期タイミング信号から第２の同期タイミング信号に
切替える第１のセレクタと、第１のセレクタから出力さ
れる同期タイミング信号と内部タイミング信号との位相
差を比較して、位相差に対応した位相補正値を出力する
位相比較器と、安定動作時点での前記位相比較器の位相
補正値を記憶し、第１の同期タイミング信号が障害にな
ったときから、第２の同期タイミング信号に切替えるま
での期間、ホールドオーバー動作に自動的に切替え高精
度の位相補正を行うホールドオーバー部と、通常状態の
位相補正値データと、ホールドオーバーモードの位相値
補正データの切替制御を行う第２のセレクタと、第２の
セレクタから出力される位相補正信号により、基準周波
数を切替えて位相を追跡するリミッターと、位相補正さ
れた基準クロック信号の不要高調波やノイズを除去し
て、所望の周波数の同期タイミング信号を出力するルー
プフィルターと、すべてのブロックに対して制御を行う
制御部を備えたものであり、障害時のクロック周波数変
動を抑圧することができる。
【００１０】請求項２記載の発明は、請求項１記載のデ
ジタルＰＬＬ装置において、ホールドオーバー部は、前
記ホールドオーバー部は、メモリに記憶する位相補正値
のフレーム数を決定するフレームカウンターと、前記フ
レームカウンターでカウントされたフレーム数毎の加
算、減算を行うアップ・ダウンカウンターと、そのカウ
ント値である位相補正値を記憶するメモリーと、メモリ
へのリード、ライト制御、アドレス制御を行うコントロ
ール部と、メモリからの出力データを補正回数と補正デ
ータにデコードするデコーダ回路を備え、メモリに記憶
する位相補正量を何フレーム毎に書き込むのか設定、制
御することにより、メモリ容量を削減するものである。
【００１１】請求項３記載の発明は、請求項１記載のデ
ジタルＰＬＬ装置において、前記第１の同期タイミング
信号から第２の同期タイミング信号に切替える際、事前
に第２の同期タイミング信号を第１の同期タイミング信
号にエッジトリガをかけておくエッジ同期部を備え、障
害時の同期タイミング信号を位相がずれることなく切替
えができるものである。
【００１２】請求項４記載の発明は、請求項１記載のデ
ジタルＰＬＬ装置において、前記位相比較器において、
内部タイミング信号と同期タイミング信号の位相をカウ
ントする位相カウンターと、前記位相カウンターのカウ
ント値を既定の基準と比較する位相検出回路と、同期タ
イミング信号の周波数をカウントする周波数カウンター
と、前記周波数カウンターのカウント値を既定の基準と
比較する周波数検出回路と、前記位相検出回路からの位
相結果と周波数検出回路からの周波数結果から位相補正
値を出力する位相補正値検出回路と、同期タイミング信
号の位相条件、および前方保護、後方保護の条件から同
期／非同期を自動判定する状態遷移検出回路を備え、Ｐ
ＬＬの同期状態を検知することができ、位相補正精度を
向上することができるものである。
【００１３】請求項５記載の発明は、請求項１、４記載
のデジタルＰＬＬ装置において、前記位相比較器におい
て、同期／非同期状態に応じて位相補正量を可変するこ
とが可能な位相補正値検出回路を備えたものであり、位
相追跡速度を位相のずれの大きさに応じて自動的に可変
し、高速位相補正を精度よく行なうことができる。
【００１４】（実施の形態１）図１は本発明の実施の形
態１におけるデジタルＰＬＬ装置のブロック図である。
図１において、デジタル同期網における同期タイミング
切替時、入力する第１の同期タイミング信号ａから第２
の同期タイミング信号ｂに切替える第１のセレクタ１
と、第１のセレクタ１から出力される同期タイミング信
号ｄと内部タイミング信号ｃとの位相差を比較して、位
相差に対応した位相補正値を出力する位相比較器２と、
安定動作時点での前記位相比較器２の位相補正値を記憶
し、第１の同期タイミング信号ａが障害になったときか
ら、第２の同期タイミング信号ｂに切替えるまでの期
間、ホールドオーバー動作に自動的に切替え高精度の位
相補正を行うホールドオーバー部３と、通常状態の位相
補正値データと、ホールドオーバーモードの位相値補正
データの切替制御を行う第２のセレクタ４と、第２のセ
レクタ４から出力される位相補正信号ｅにより、基準周
波数を切替えて位相を追跡するリミッター５と、位相補
正された基準クロック信号の不要高調波やノイズを除去
して、所望の周波数の同期タイミング信号を出力するル
ープフィルター６と、すべてのブロックに対して制御を
行う制御部７を有している。
【００１５】以上のように構成されたデジタルＰＬＬ装
置について、その動作を説明する。デジタル同期網にお
いて、高信頼度のクロック信号を確保するため、図１に
示すように、プライマリマスタから第１の同期タイミン
グ信号ａ、セカンダリマスタから第２の同期タイミング
信号ｂが送られてきて、第１の同期タイミング信号ａが
正常なときは第１の同期タイミング信号ａが第１のセレ
クタ１で選択されて位相比較器２へ送られる。位相比較
器２では、第１のセレクタ１より送られてきた同期タイ
ミング信号ｄとリミッター５で生成されたクロックをル
ープフィルター６で分周した内部タイミング信号ｃとの
位相を比較し、位相差に応じた信号が第２のセレクタ４
を介してリミッター５に送られる。
【００１６】リミッター５では位相比較器２より送られ
てきた誤差信号により、入力信号の位相が進んだときは
周波数を低くし、位相が遅れたときは周波数を高くして
位相が追跡される。ループフィルター６ではリミッター
５より送られてきたクロック信号が１／Ｎに分周され
て、位相比較器２に送られる。位相比較器２では第１の
セレクタ１からおくられてきた同期タイミング信号ａと
ループフィルター６から送られてきた内部タイミング信
号ｃとの位相が比較され、位相差に応じた信号が第２の
セレクタ４を介してリミッター５に送り出される。
【００１７】ここで、位相比較器２、リミッター５、ル
ープフィルター６とでデジタルＰＬＬ回路が構成されて
おり、順次ループ的に動作し、常にプライマリマスタよ
り送られてきた同期タイミング信号ｄに同期したクロッ
ク信号がループフィルター６で生成され、出力端子より
装置内の所要回路に供給される。ここで、この安定動作
時点での位相比較器２の位相補正値をホールドオーバー
部３に記憶し、受信する第１の同期タイミング信号ａに
障害が発生した時点から、第２の同期タイミング信号ｂ
に切替えるまでの期間、制御部７によりセレクタ４をホ
ールドオーバー動作に自動的に切替え高精度の位相補正
を行なう。
【００１８】以上のように、ホールドオーバー回路を用
いて、第１の同期タイミング信号が障害になったとき、
その検出時間の間、および、第１の同期タイミング信号
から第２の同期タイミング信号に切替える際、位相比較
器における第２の同期タイミング信号とループフィルタ
ーから送られてくる内部比較タイミング信号との位相差
を小さくすることが可能であり、ループフィルター６か
ら生成されるクロック信号ｆの変動を抑圧しようとする
ものである。以上のように本実施の形態１によれば、障
害時のクロック周波数変動を抑圧できるデジタルＰＬＬ
装置を得ることができる。
【００１９】（実施の形態２）図２は、本発明の実施の
形態２におけるデジタルＰＬＬ装置のホールドオーバー
部のブロック図であり、図３は本発明の実施の形態２に
おけるデジタルＰＬＬ装置のホールドオーバー部のタイ
ミング図である。図１、２、３を用いて以下にその動作
を説明する。
【００２０】デジタルＰＬＬ装置のホールドオーバー部
３は、位相補正値を記憶するメモリ１５と、メモリ１５
に記憶する位相補正値のフレーム数を決定するフレーム
・カウンター１１と、フレーム・カウンター１１でカウ
ントされたフレーム数毎の加算、減算を行うアップ・ダ
ウンカウンター１２と、アップ・ダウン制御回路１３
と、そのカウント値である位相補正値を記憶するメモリ
１５と、メモリ１５へのリード、ライト制御、アドレス
制御を行うコントロール部１４と、メモリ１５からの出
力データを補正回数と補正データにデコードするデコー
ダ回路１６を有している。
【００２１】以上のように構成された回路について、そ
の動作を説明する。制御部７からフレーム・カウンター
１１には何フレーム毎にメモリ１５に補正値データを記
憶するのかを設定する補正フレーム数設定データが設定
される。そして位相比較器２からの補正データをアップ
・ダウン制御回路１３でアップ・ダウンカウンターのカ
ウント値設定を行ない、フレーム・カウンター１１で設
定したカウント値毎に位相補正値の加減算した合計がメ
モリ１５に位相補正値データとして記憶される。そして
メモリ１５はリングバッファ構成とし、スタートアドレ
スから限られた容量を満たした場合はスタートアドレス
から上書きを始め、この動作を繰り返す。そして、クロ
ック異常状態が発生した場合、その時点でコントロール
部１４はエラー信号によりライト動作が中止され、リー
ド動作に切り替る。このリード動作タイミングはフレー
ム・カウンター１１で設定されたフレーム数毎にリード
される（図３参照）。
【００２２】以上のように、メモリ１５に記憶する位相
補正量を何フレーム毎に書き込むのか設定、制御するこ
とが可能であり、位相補正精度を保ちつつメモリー容量
を削減しようとするものである。また本実施の形態２に
よれば、メモリ容量を削減することができるデジタルＰ
ＬＬ装置におけるホールドオーバー装置を得ることがで
きる。
【００２３】（実施の形態３）図４は、本発明の実施の
形態３におけるデジタルＰＬＬ装置のブロック図であ
る。エッジ同期部８以外は実施の形態１のデジタルＰＬ
Ｌ装置と同様であるので説明は省略する。
【００２４】次にその動作を説明する。第１の同期タイ
ミング信号が障害になった場合、第１の同期タイミング
信号ａから第２の同期タイミング信号ｂに切替える際、
事前に第２の同期タイミング信号ｂを第１の同期タイミ
ング信号ａにエッジ同期部８でエッジ同期をかけておく
ように動作する。このエッジ同期は第１のタイミング信
号が安定に動作していることを制御部７からのステータ
ス信号をもとに検知し、安定動作時に定期的にエッジ同
期をかけていくものである。したがって、第１の同期タ
イミング信号が障害になった場合の同期タイミングを、
位相ズレがないように切替えようとするものである。以
上のように本実施の形態３によれば、障害時の同期タイ
ミングを位相がすれることなく切替えできるデジタルＰ
ＬＬ装置を得ることができる。
【００２５】（実施の形態４）図５は本発明の実施の形
態４におけるデジタルＰＬＬ装置の位相比較部のブロッ
ク図であり、図６は本発明の実施の形態４におけるデジ
タルＰＬＬ装置の位相比較部のタイミング図であり、図
７は本発明の実施の形態４における位相比較部の状態遷
移図であり、図８は本発明の実施の形態４における位相
比較部の位相補正値および同期／非同期判定例図であ
る。
【００２６】実施の形態４のデジタルＰＬＬ装置の位相
比較器２は、位相カウンター２１と、位相検出回路２２
と、周波数カウンター２３と、周波数検出回路２４と、
位相補正値検出回路２５と、状態遷移検出回路２６を有
している。
【００２７】以上のように構成された回路について、そ
の動作を説明する。まず、内部フレーム信号と同期タイ
ミング信号ｄからの被比較フレーム信号の位相差を検出
するために、位相カウンター２１では内部フレーム信号
タイミング信号でリセットをかけ、そこから位相補正ク
ロックでカウントを開始し、被比較フレーム信号の次の
フレームまでカウントを行う（図６参照）。そのカウン
ト値はコンパレータで構成された位相検出回路２２で同
期／非同期状態を検出し、さらに同期も位相状態が進
み、遅れ、一致の３通りの状態を検出する（図８参
照）。
【００２８】次に位相補正精度を向上するために、前記
位相条件に加えて周波数条件も検出するために、周波数
カウンター２３では被比較フレーム信号の周波数をシス
テムクロックにてカウントする。そのカウント値は周波
数検出回路２４で理想的な周波数に対して低い、高い、
一致の３通りの状態を検出する。位相検出回路２２と周
波数検出回路２４の結果より、位相補正値検出回路２５
でマイナス補正、プラス補正、補正なしの３通りに判定
する。この位相判定動作を各フレーム毎に行い、次のフ
レームで位相補正を行なう。
【００２９】状態遷移検出回路２６では位相検出回路２
２からの同期／非同期判定結果より同期状態を制御部７
へ通知する。この状態遷移検出回路２６では図７に示す
ように非同期状態から同期を１回検出すると後方保護状
態に状態遷移し、この後方保護の設定値であるｍ回同期
を検出したら、同期状態に状態遷移する。しかし、１回
でも非同期を検出した場合は非同期状態に状態遷移が戻
ってしまう。そして、同期状態から非同期を１回検出す
ると、前方保護状態に遷移し、この前方保護の設定値で
あるｎ回非同期を検出したら、非同期状態に状態遷移す
る。しかし、１回でも同期を検出した場合は同期状態に
状態遷移が戻ってしまう。
【００３０】このとき、同期から非同期に状態遷移した
とき（いわゆる前方保護から非同期状態に状態遷移した
とき）、ＰＬＬエラー信号を制御部に通知する。また、
位相検出回路２２からの位相検出信号は、制御部７に出
力される。これは、請求項５に示すように、自動的に位
相状態に応じて補正量を可変して位相追跡することの位
相状態検出に使用される。以上のように同期タイミング
信号ｄの位相条件、および前方保護、後方保護の条件か
ら同期／非同期を自動判定しようとするものであり、位
相条件に加えて周波数条件により、位相補正精度を向上
させる。
【００３１】以上のように本実施の形態４によれば、Ｐ
ＬＬの同期状態を検知することができ、位相補正精度を
向上できるデジタルＰＬＬ装置を得ることができる。
【００３２】（実施の形態５）請求項１、４記載のデジ
タルＰＬＬ装置の図５に示す位相比較器において、位相
補正値検出回路２５以外は実施の形態４記載のデジタル
ＰＬＬ装置と同様であるので説明は省略する。
【００３３】以上のように構成された位相補正値検出回
路２５について、その動作を説明する。
【００３４】請求項１、４記載のデジタルＰＬＬ装置の
位相比較器２において、同期タイミング信号ｄの位相検
出器２２からの誤差信号により、同期／非同期判定を行
い、非同期状態のときは１フレームに行う位相補正量を
制御部７からの設定により大きくとり、同期状態のとき
は１フレームに行う位相補正量を制御部７からの設定に
より小さくとり位相追跡速度を位相のズレの大きさに応
じて自動的に可変することができる。
【００３５】以上のように本発明では、位相追跡速度を
位相のズレの大きさに応じて自動的に可変して位相を追
跡しようとするものであり、固定補正と比較して高速に
精度よく位相補正するものである。
【００３６】以上のように本実施の形態５によれば、請
求項１、２、３、４に加え請求項５のようにデジタルＰ
ＬＬ装置の位相比較器２において、位相補正値検出回路
２５を有することにより、高速位相補正を精度よく行な
うデジタルＰＬＬ装置を得ることができる。
【００３７】
【発明の効果】以上のように本発明によれば、入力クロ
ック信号に障害が発生した際のクロック切替え時に、ホ
ールドオーバー部によりクロック周波数変動を抑圧した
デジタルＰＬＬ装置が得られ、またホールドオーバー部
のメモリ容量を削減したデジタルＰＬＬ装置が得られ
る。また第１の同期タイミング信号から第２の同期タイ
ミング信号に切替える際の同期はずれをなくすことが可
能なデジタルＰＬＬ装置が得られる。また被比較信号の
位相条件、周波数条件、および前方保護、後方保護の条
件から同期／非同期を自動判定検知し、位相補正精度を
向上することが可能なデジタルＰＬＬ装置が得られる。
また位相追跡速度を位相のズレの大きさに応じて自動的
に可変して高速位相補正が可能なデジタルＰＬＬ装置が
得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデジタルＰＬＬ
装置のブロック図
【図２】本発明の実施の形態２におけるデジタルＰＬＬ
装置のホールドオーバー部のブロック図
【図３】本発明の実施の形態２におけるデジタルＰＬＬ
装置のホールドオーバー部のタイミング図
【図４】本発明の実施の形態３におけるデジタルＰＬＬ
装置のブロック図
【図５】本発明の実施の形態４におけるデジタルＰＬＬ
装置の位相比較部のブロック図
【図６】本発明の実施の形態４におけるデジタルＰＬＬ
装置の位相比較部のタイミング図
【図７】本発明の実施の形態４における位相比較部の状
態遷移図
【図８】本発明の実施の形態４における位相比較部の同
期／非同期判定例図
【図９】従来のデジタルＰＬＬ装置のブロック図
【符号の説明】
１ 第１のセレクタ ２ 位相比較器 ３ ホールドオーバー部 ４ 第２のセレクタ ５ リミッター ６ ループフィルター ７ 制御部 ８ エッジ同期部 １１ フレーム・カウンター １２ アップ・ダウンカウンター １３ アップ・ダウン制御回路 １４ コントロール部 １５ メモリ １６ デコーダ回路 ２１ 位相カウンター ２２ 位相検出回路 ２３ 周波数カウンター ２４ 周波数検出回路 ２５ 位相補正値検出回路 ａ 第１の同期タイミング信号 ｂ 第２の同期タイミング信号 ｃ 内部タイミング信号信号 ｄ 同期タイミング信号 ｅ 位相補正信号 ｆ クロック信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】デジタル同期網における同期タイミング切
    替時に、入力する第１の同期タイミング信号から第２の
    同期タイミング信号に切替える第１のセレクタと、第１
    のセレクタから出力される同期タイミング信号と内部タ
    イミング信号との位相差を比較して、位相差に対応した
    位相補正値を出力する位相比較器と、安定動作時点での
    前記位相比較器の位相補正値を記憶し、第１の同期タイ
    ミング信号が障害になったときから、第２の同期タイミ
    ング信号に切替えるまでの期間、ホールドオーバー動作
    に自動的に切替え高精度の位相補正を行うホールドオー
    バー部と、通常状態の位相補正値データと、ホールドオ
    ーバーモードの位相値補正データの切替制御を行う第２
    のセレクタと、第２のセレクタから出力される位相補正
    信号により、基準周波数を切替えて位相を追跡するリミ
    ッターと、位相補正された基準クロック信号の不要高調
    波やノイズを除去して、所望の周波数の同期タイミング
    信号を出力するループフィルターと、すべてのブロック
    に対して制御を行う制御部を備えたことを特徴とするデ
    ジタルＰＬＬ装置。
  2. 【請求項２】前記ホールドオーバー部は、メモリに記憶
    する位相補正値のフレーム数を決定するフレームカウン
    ターと、前記フレームカウンターでカウントされたフレ
    ーム数毎の加算、減算を行うアップ・ダウンカウンター
    と、そのカウント値である位相補正値を記憶するメモリ
    と、メモリへのリード、ライト制御、アドレス制御を行
    うコントロール部と、メモリからの出力データを補正回
    数と補正データにデコードするデコーダ回路を備え、メ
    モリに記憶する位相補正量を何フレーム毎に書き込むの
    か設定、制御することにより、メモリ容量を削減するこ
    とを特徴とする請求項１記載のデジタルＰＬＬ装置。
  3. 【請求項３】前記第１の同期タイミング信号から第２の
    同期タイミング信号に切替える際、事前に第２の同期タ
    イミング信号を第１の同期タイミング信号にエッジトリ
    ガをかけておくエッジ同期部を備え、障害時の同期タイ
    ミング信号を位相がずれることなく切替えができること
    を特徴とする請求項１記載のデジタルＰＬＬ装置。
  4. 【請求項４】前記位相比較器において、内部タイミング
    信号と同期タイミング信号の位相をカウントする位相カ
    ウンターと、前記位相カウンターのカウント値を既定の
    基準と比較する位相検出回路と、同期タイミング信号の
    周波数をカウントする周波数カウンターと、前記周波数
    カウンターのカウント値を既定の基準と比較する周波数
    検出回路と、前記位相検出回路からの位相結果と周波数
    検出回路からの周波数結果から位相補正値を出力する位
    相補正値検出回路と、同期タイミング信号の位相条件、
    および前方保護、後方保護の条件から同期／非同期を自
    動判定する状態遷移検出回路を備え、ＰＬＬの同期状態
    を検知することができ、位相補正精度を向上することが
    できることを特徴とする請求項１記載のデジタルＰＬＬ
    装置。
  5. 【請求項５】前記位相比較器において、同期／非同期状
    態に応じて位相補正量を可変することが可能な位相補正
    値検出回路を備えたことを特徴とする請求項１または４
    に記載のデジタルＰＬＬ装置。
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