JPH06197101A - 従属同期網におけるクロック再生回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は現用系から予備系への基準クロック信
号の切り替えを通信サービスが途切れることなく行うこ
とができる従属同期網におけるクロック再生切替回路を
提供することを目的とする。 【構成】現用系回路と予備系回路とが互いに外部へ基準
クロック信号として出力するクロック信号の位相を監視
し、予備系回路が現用系回路のクロック信号の位相に、
自系のクロック信号の位相を合わせる動作を常時行うこ
とによって、現用系回路から予備系回路へ切り替えを無
瞬断で行えるように構成する。

Description

【発明の詳細な説明】

【０００１】 （目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果

【０００２】

【産業上の利用分野】本発明は移動体通信装置、多重通
信装置等に用いられる従属同期網におけるクロック再生
回路に関する。

【０００３】従属同期網においては、上位局から送られ
てくるクロック信号をそのまま使用するとジッタ、ゆら
ぎ等が生じるので、一度ＰＬＬ回路でジッタ等を取り除
いたクロック信号を装置の基準クロック信号として用い
ている。

【０００４】このような基準クロック信号を生成するク
ロック再生回路は、信頼性、保守性を考慮し、現用／予
備の２重化構成としているが、回路故障時、ローカル／
リモート切替時、メンテナンス時等に予備に切り替えた
場合、一時的に基準クロック信号が瞬断し、その間通信
が途切れていた。

【０００５】そこで、切替時の無瞬断化を行い通信の途
切れることのないサービスを提供できるクロック再生回
路が要望されている。

【０００６】

【従来の技術】図１１に従来のクロック再生回路の構成
を示し、その説明を行う。この図において、１は第１ク
ロック再生回路、２は第２クロック再生回路である。第
１及び第２クロック再生回路１，２は同一構成となって
おり、一方が現用、他方が予備として用いられる。

【０００７】３，６はＰＬＬ回路であり、上位局から送
られてくるクロック信号ＣＫ１に、図示せぬ発振器の出
力クロック信号の位相を同期させ、これを基準クロック
信号ＣＫ２として出力するものである。

【０００８】４，７はＮ／Ｅ(Normal/Emergency)切替回
路であり、自系の回路故障時、ローカル／リモート切替
時、メンテナンス時等の非常時に、それを相手側に通知
し、基準クロック信号ＣＫ２の発生を自回路から相手側
回路に切り替える制御を行うものである。

【０００９】５，８は３ステートバッファであり、Ｎ／
Ｅ切替回路４，７の制御に応じてＰＬＬ回路３，６から
出力される基準クロック信号ＣＫ２，ＣＫ２′を通過／
遮断するものである。

【００１０】このような構成において、例えば第１クロ
ック再生回路１が現用、第２クロック再生回路２が予備
として運用されている場合は、Ｎ／Ｅ切替回路４の制御
によって３ステートバッファ５が信号通過状態とされ、
Ｎ／Ｅ切替回路７の制御によって３ステートバッファ８
が信号遮断状態とされることによって、第１クロック再
生回路１から出力されるクロック信号ＣＫ２が基準クロ
ック信号ＣＫ３として出力されている。

【００１１】この状態において、第１クロック再生回路
１が故障した場合、ローカル／リモート切替を行う場
合、又はメンテナンスを行う場合等は、現用側のＮ／Ｅ
切替回路４の制御によって現用系の非常状態が予備系の
Ｎ／Ｅ切替回路７へ通知されると共に、現用系の３ステ
ートバッファ５が信号遮断状態とされ、かつ予備系のＮ
／Ｅ切替回路７により現用系が非常状態となったことが
認識されると共に、３ステートバッファ８が信号通過状
態とされる制御が行われる。

【００１２】これによって、第２クロック再生回路２か
ら出力されるクロック信号ＣＫ２′が基準クロック信号
ＣＫ３として出力される。

【００１３】

【発明が解決しようとする課題】ところで、上述したク
ロック再生回路においては、現用系と予備系とが互いに
基準クロック信号の位相を監視していないため、非常時
に現用系から予備系に切り替えを行った場合、一時的に
基準クロック信号の位相が変わり、この位相を合わせる
間、通信サービスが瞬断するといった問題があった。

【００１４】本発明は、このような点に鑑みてなされた
ものであり、現用系から予備系への基準クロック信号の
切り替えを通信サービスが途切れることなく行うことが
できる従属同期網におけるクロック再生切替回路を提供
することを目的としている。

【００１５】

【課題を解決するための手段】図１に本発明の従属同期
網におけるクロック再生回路の第１原理説明図を示し、
その構成を説明する。

【００１６】この図に示すクロック再生回路は、上位局
から送られてくるクロック信号１００に発振器の出力信
号を同期させて基準クロック信号１０１として出力する
通常動作状態となっている現用系回路１０２と、この現
用系回路１０２と同構成でかつ待機状態となっている予
備系回路１０２′とを供え、現用系回路１０２及び予備
系回路１０２′を相互に切り替えて同タイミングの基準
クロック信号１０１を回路外へ出力するものである。

【００１７】現用系回路１０２と予備系回路１０２′と
は同構成であるため図には現用系回路１０２の構成のみ
示した。また、予備系回路１０２′から出力される信号
は、現用系回路１０２から出力される信号と同じものな
ので、符号の右上に′を付して区別してある。

【００１８】図中、１０６はＰＬＬ手段であり、前記し
たクロック信号１００に発振器の出力信号を同期させた
第１クロック信号１０４、及び第１クロック信号１０４
の周波数をＮ倍したＮ倍クロック信号１０５を出力する
ものである。

【００１９】１０８はクロック選択手段であり、自系回
路を前記した基準クロック信号１０１を出力する動作状
態にするか、出力しない待機状態にするかを示す自系の
状態信号１０７が、動作状態を示す場合に第１クロック
信号１０４を選択し、待機状態を示す場合に基準クロッ
ク信号１０１と同位相である他系の第２クロック信号１
１６′を選択して出力するものである。

【００２０】１１４はタイミング生成手段であり、クロ
ック選択手段１０８の出力信号１０９に応じてロード状
態となり、かつＮ倍クロック信号１０５により所定のカ
ウント値をカウントする動作を行うことによって、自系
回路内の種々のタイミングを取る、ライトリセット信号
１１０、カウント値１１１、イネーブル信号１１２、及
びマスク信号１１３を出力するものである。

【００２１】１１７はクロック遅延手段であり、Ｎ倍ク
ロック信号１０５によって第１クロック信号１０４の書
込／読出動作を行うと共に、ライトリセット信号１１０
によって第１クロック信号１０４の書き込みの先頭が示
され、かつ書き込まれた第１クロック信号の読み出しの
先頭を示すリードリセット信号１１５の供給により書き
込まれた第１クロック信号を第２クロック信号１１６と
して出力するものである。

【００２２】１１９はクロック位相差検出手段であり、
第２クロック信号１１６によりカウント値１１１を取り
込み、このカウント値１１１から、互いに基準クロック
信号１０１となる自系の第２クロック信号１１６と他系
の第２クロック信号１１６′との位相差１１８を検出し
て出力するものである。

【００２３】１２２は加算手段であり、位相差１１８を
０とするための変換値と、位相差１１８とを加算して位
相補正値１２１を出力するものである。１２３は比較手
段であり、位相補正値１２１とカウント値１１１とをイ
ネーブル信号１１２が供給される間比較し、位相補正値
１２１とカウント値１１１とが同値となった時にリード
リセット信号１１５を出力するものである。

【００２４】１２４はバッファであり、自系の状態信号
１０７が動作状態を示す場合に第２クロック信号１１６
を通過させて基準クロック信号１０１として出力し、待
機状態を示す場合に遮断するものである。

【００２５】１２５は動作／待期判定手段であり、他系
の状態信号１０７′及び自系の切替要因に応じて自系回
路を動作状態にするか待機状態にするかを判定して自系
の該状態信号１０７を出力すると共に、マスク信号１１
３の供給によって、基準クロック信号１０１の変化点で
は人の操作による動作状態から待機状態への切り替えが
行われないようにするものである。

【００２６】また、自系の第２クロック信号１１６と、
自系の状態信号１０７とを他系回路へ出力するように構
成してある。図２に本発明の第２原理説明図を示し、そ
の構成を説明する。但し、この図２において図１の各部
に対応する部分には同一符号を付し、その説明を省略す
る。

【００２７】この第２原理は、図１に示したクロック位
相差検出手段１１９及び加算手段１２２に代え、第２ク
ロック信号１１６によりカウント値１１１を取り込むこ
とによって、互いに基準クロック信号１０１となる自系
の第２クロック信号１１６及び他系の第２クロック信号
１１６′の各々の位相１３１，１３２を検出して出力す
るクロック位相検出手段１３３と、各々の位相１３１，
１３２の差を求め、この位相差を０とするための変換値
を求め、変換値と位相差とを加算して位相補正値１３４
を出力する演算手段１３５とを設け、比較手段１２３
が、位相補正値１３４とカウント値１１１とをイネーブ
ル信号１１２が供給される間比較し、位相補正値１３４
とカウント値１１１とが同値となった時にリードリセッ
ト信号１１５を出力するように構成した。

【００２８】図３に本発明の第３原理説明図を示し、そ
の構成を説明する。この第３原理は、上位局から送られ
てくるクロック信号２００に発振器の出力信号を同期さ
せて基準クロック信号２０１として出力する通常動作状
態となっている現用系回路２０２と、この現用系回路２
０２と同構成でかつ待機状態となっている予備系回路２
０２′とを、切替判定回路２０３の制御によって相互に
切り替えて同タイミングの基準クロック信号２０１を回
路外へ出力するものである。

【００２９】現用系回路２０２と予備系回路２０２′と
は同構成であるため図には現用系回路２０２の構成のみ
示した。また、予備系回路２０２′から出力される信号
は、現用系回路２０２から出力される信号と同じものな
ので、符号の右上に′を付して区別してある。

【００３０】現用系回路２０２（予備系回路２０２′）
において、２０６はＰＬＬ手段であり、前記したクロッ
ク信号２００に発振器の出力信号を同期させた第１クロ
ック信号２０４、及び第１クロック信号２０４の周波数
をＮ倍したＮ倍クロック信号２０５，２０５′を出力す
るものである。

【００３１】２０９はクロック遅延手段であり、第１ク
ロック信号２０４の書き込みの先頭を示すライトリセッ
ト信号２０６，２０６′と、書き込まれた第１クロック
信号の読み出しの先頭を示すリードリセット信号２０
７，２０７′とが供給され、かつＮ倍クロック信号２０
５，２０５によって第１クロック信号２０４の書込／読
出動作を行うことによって、書き込まれた第１クロック
信号を第２クロック信号２０８，２０８′として出力す
るものである。

【００３２】２１１はバッファであり、現用系又は予備
系回路２０２，２０２′を前記した基準クロック信号２
０１を出力する動作状態にするか、出力しない待機状態
にするかを示す状態信号２１０，２１０′が、動作状態
を示す場合に第２クロック信号２０８，２０８′を通過
させて基準クロック信号２０１として出力し、待機状態
を示す場合に遮断するものである。

【００３３】次に、切替判定回路２０３において、２１
３は動作／待期判定手段であり、現用系及び予備系回路
２０２，２０２′から出力される切替要因信号２１１，
２１１′に応じて現用系及び予備系回路２０２，２０
２′の何れを動作状態にするか待機状態にするかを判定
して、前記した状態信号２１０，２１０′を出力すると
共に、基準クロック信号２０１の変化点では人の操作に
よる動作状態から待機状態への切り替えが行われないよ
うにするマスク信号２１２の供給により状態信号２１
０，２１０′が変化しないようにするものである。

【００３４】２１７は入力クロック選択手段であり、状
態信号２１０，２１０′の何れかにより現用系回路２０
２の動作状態が示される場合、現用系の第２クロック信
号２０８を第３クロック信号２１３とし、Ｎ倍クロック
信号２０５を第４クロック信号２１４として出力し、か
つ予備系の第２クロック信号２０８′を第５クロック信
号２１５とし、Ｎ倍クロック信号２０５′を第６クロッ
ク信号２１６として出力し、また、予備系回路２０２′
の動作状態が示される場合、予備系の第２クロック信号
２０８′を第３クロック信号２１３とし、Ｎ倍クロック
信号２０５′を第４クロック信号２１４として出力し、
かつ現用系の第２クロック信号２０８を第５クロック信
号２１５とし、Ｎ倍クロック信号２０５を第６クロック
信号２１６として出力するものである。

【００３５】２２２はタイミング生成手段であり、第３
クロック信号２１３に応じてロード状態となり、かつ第
４クロック信号２１４により所定のカウント値をカウン
トする動作を行うことによって、第１原形ライトリセッ
ト信号２１７、カウント値２１８、イネーブル信号２１
９、第１原形リードリセット信号２２１、及び前記した
マスク信号２１２を出力するものである。

【００３６】２２４はクロック位相差検出手段であり、
第５クロック信号２１５によりカウント値２１８を取り
込み、このカウント値２１８から、互いに基準クロック
信号１０１となる現用系の第２クロック信号２０８と予
備系の第２クロック信号２０８′との位相差２２３を検
出して出力するものである。

【００３７】２２６は加算手段であり、位相差２２３を
０とするための変換値と、位相差２２３とを加算して位
相補正値２２５を出力するものである。２２８は比較手
段であり、位相補正値２２５とカウント値２１８とをイ
ネーブル信号２１９が供給される間比較し、位相補正値
２２５とカウント値２１８とが同値となった時に第２原
形リードリセット信号２２７を出力するものである。

【００３８】２３１はリタイミング手段であり、第１原
形ライトリセット信号２１７及び第２原形リードリセッ
ト信号２２７を、第６クロック信号２１６の所定クロッ
ク幅に乗せ換え、第２原形ライトリセット信号２２９及
び第３原形リードリセット信号２３０として出力するも
のである。

【００３９】２３２は出力クロック選択手段であり、状
態信号２１０，２１０′の何れかにより現用系回路２０
２の動作状態が示される場合、第１原形ライトリセット
信号２１７を現用系のライトリセット信号２０６とし、
第１原形リードリセット信号２２１をリードリセット信
号２０７として出力し、かつ第２原形ライトリセット信
号２２９を予備系のライトリセット信号２０６′とし、
第３原形リードリセット信号２３０をリードリセット信
号２０７′として出力し、また、予備系回路２０２′の
動作状態が示される場合、第１原形ライトリセット信号
２１７を予備系のライトリセット信号２０６′とし、第
１原形リードリセット信号２２１をリードリセット信号
２０７′として出力し、かつ第２原形ライトリセット信
号２２９を現用系のライトリセット信号２０６とし、第
３原形リードリセット信号２３０をリードリセット信号
２０７として出力するものである。

【００４０】

【作用】上述した本発明の第１原理において、例えば予
備系回路１０２′が動作状態であり、現用系回路１０２
が待機状態であるとする。この場合予備系回路１０２′
の第２クロック信号１１６′が基準クロック信号１０１
として出力されている。また、現用系回路１０２におい
ては、予備系回路１０２′の第２クロック信号１１６′
に、自系の第２クロック信号１１６の位相を合わせる動
作を行っている。

【００４１】これは、クロック位相差検出手段１１９
が、第２クロック信号１１６によりカウント値１１１を
取り込み、このカウント値１１１から、自系の第２クロ
ック信号１１６と他系の第２クロック信号１１６′との
位相差１１８を検出し、加算手段１２２が位相差１１８
を０とするための変換値と、位相差１１８とを加算して
位相補正値１２１を求め、更に、比較手段１２３が、位
相補正値１２１とカウント値１１１とをイネーブル信号
１１２が供給される間比較することによって、位相補正
値１２１とカウント値１１１とが同値となった時にリー
ドリセット信号１１５をクロック遅延手段１１７へ出力
することによって、クロック遅延手段１１７に書き込ま
れた第１クロック信号を、他系の第２クロック信号１１
６′と同タイミングで読み出すことによって行われてい
る。

【００４２】従って、予備系回路１０２′から現用系回
路１０２へ切り替えを行う場合、基準クロック信号１０
１を無瞬断で切り替えることができる。また、第２原理
では、クロック位相検出手段１３３によって、自系の第
２クロック信号１１６及び他系の第２クロック信号１１
６′の各々の位相１３１，１３２を検出し、次に、演算
手段１３５によって、各々の位相１３１，１３２の差を
求め、この位相差を０とするための変換値を求め、変換
値と位相差とを加算して位相補正値１３４を比較手段１
２３へ出力することによって、第１原理と同様に動作状
態の第２クロック信号１１６′の位相に自系の第２クロ
ック信号１１６の位相を合わせている。

【００４３】第３原理は、切替判定回路２０３で動作状
態、待機状態の第２クロック信号２０８，２０８′及び
Ｎ倍クロック信号２０５，２０５′を選択して各タイミ
ングを生成し、待機状態となっている系の回路に位相補
正を行うための第１原形リードリセット信号２２７が出
力されるようにして、動作状態の第２クロック信号１１
６′の位相に自系の第２クロック信号１１６の位相を合
わせている。

【００４４】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図４は本発明の第１実施例による従属同期
網におけるクロック再生回路の構成を示す図である。

【００４５】図４に示すクロック再生回路１１は、何れ
も同構成である現用系／予備系の２重化構成の内の何れ
か一方であり、ここではＸ系回路と呼ぶ。また図示せぬ
他方の回路をＹ系回路と呼ぶ。

【００４６】Ｘ系回路１１において、１２はＰＬＬ回路
であり、図示せぬ上位局から送られてくるクロック信号
ＣＫ１１を、図示せぬ発振器の出力クロック信号の位相
に同期させ、これをクロック信号ＣＫ１２として出力す
ると共に、そのクロック信号ＣＫ１２をＮ倍したＮ倍ク
ロック信号ＮＣＫ１を出力する。ここでは、Ｎ倍クロッ
ク信号ＮＣＫ１は、クロック信号ＣＫ１２の２５６倍さ
れたものとする。

【００４７】１３はセレクタであり、Ｙ系回路が最終的
に出力する基準クロック信号と同信号のＹ系クロック信
号ＣＫ１３と、クロック信号ＣＫ１２との何れかを、後
述で説明するＸ系状態信号ＸＳ１の「０」か「１」の状
態に応じて選択する。「０」の場合にクロック信号ＣＫ
１２が選択され、「１」の場合にＹ系クロック信号ＣＫ
１３が選択される。

【００４８】また、このようにセレクタ１３から出力さ
れるクロック信号ＣＫ１４と、Ｎ倍クロック信号ＮＣＫ
１を図５のタイミングチャートに示す。１４は立上り微
分回路であり、Ｎ倍クロック信号ＮＣＫ１の供給により
動作することにより、セレクタ１３から出力されるクロ
ック信号ＣＫ１４の立上り微分を行って、図５に示す
「Ｌ」レベルの微分パルス信号Ｓ１を出力する。微分パ
ルス信号Ｓ１はクロック信号ＣＫ１４の３パルスに１回
生成される。

【００４９】１５はタイミングジェネレータであり、微
分パルス信号Ｓ１が供給された場合にロードがかかり、
Ｎ倍クロック信号ＮＣＫ１の供給により、２５６ビット
×３周期でカウント動作を行うことによってＤ００_H 〜
ＦＦＦ_H （１６進数表現であり、右下にＨを付した）を
カウントし、各信号Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６を出
力する。また、カウント値Ｄ００_H 〜ＦＦＦ_H は図５の
ＣＴ列に示す。

【００５０】この各信号Ｓ２〜Ｓ６の生成タイミング等
については後述する他の回路との係わりの中で説明す
る。１６はエラスティックストアであり、ライトクロッ
ク端ＷＣ及びリードクロック端ＲＣに供給されるＮ倍ク
ロック信号ＮＣＫ１によりデータ（クロック信号）の書
き込み／読み出し動作を行い、データ入力端ＤＩに供給
されるクロック信号ＣＫ１２の位相を任意ビット進ま
せ、或いは遅らせてデータ出力端ＤＯからクロック信号
ＣＫ１５を出力する。このクロック信号ＣＫ１５を図５
にＣＫ１５〜ＣＫ１５で示す。

【００５１】また、クロック信号ＣＫ１２の書き込みの
先頭は、エラスティックストア１６のライトリセット端
ＷＲに、タイミングジェネレータ１５から出力されるラ
イトリセットパルス信号Ｓ２が供給されるタイミングと
なる。ライトリセットパルス信号Ｓ２は、図５に示すよ
うに「Ｌ」レベルであり、タイミングジェネレータ１５
からカウント値Ｄ００_H のタイミングで出力される。

【００５２】クロック信号ＣＫ１５の読み出しの先頭
は、リードリセット端ＲＲに、後述で説明するリードリ
セットパルス信号Ｓ７が供給されるタイミングとなり、
そのパルス信号Ｓ７の供給タイミングで、クロック信号
ＣＫ１５にクロック信号ＣＫ１２に対して±ビットの位
相差が与えられる。またリードリセットパルス信号Ｓ７
を図５にＳ７〜Ｓ７で示す。

【００５３】１７は立下り微分回路であり、カウント値
がＤ８０〜Ｅ７Ｆの間にタイミングジェネレータ１５か
ら出力される「Ｈ」レベルの信号Ｓ３が供給されている
間のみ、Ｎ倍クロック信号ＮＣＫ１の供給により動作し
てエラスティックストア１６から出力されるクロック信
号ＣＫ１５の立下り微分を行い、図５にＳ８〜Ｓ８
で示す「Ｈ」レベルの位相差ラッチパルス信号Ｓ８を出
力する。

【００５４】１８はラッチ回路であり、位相差ラッチパ
ルス信号Ｓ８によって、タイミングジェネレータ１５か
ら出力される下位８ビットのカウント値（信号Ｓ４）を
ラッチして出力する。カウント値Ｓ４は図５のＣＴ行に
記述した３列のカウント値の内の下から２列である。

【００５５】ここで、エラスティックストア１６から出
力されるクロック信号ＣＫ１５が、図５にＣＫ１５で
示すように、クロック信号ＣＫ１４と同タイミングで出
力されている場合、Ｓ８で示す位相差ラッチパルス信
号Ｓ８によって、００_H のカウント値Ｓ４がラッチ回路
１８にラッチされて出力される。この出力されるカウン
ト値をデータＳ９と呼び、図５にＳ９で示す。

【００５６】１９はラッチ回路であり、位相差ラッチパ
ルス信号Ｓ８によって、ラッチ回路１８から出力される
データＳ９をラッチして出力する。つまり、ラッチ回路
１９はラッチ回路１８にラッチされるカウント値Ｓ４を
１タイミング遅れてラッチすることになる。また、ラッ
チ回路１９から出力されるデータをＳ１０とする。

【００５７】２０はアダー（加算器）であり、データＳ
９とデータＳ１０との加算値の１の補数を取って出力す
る。つまり、データＳ９とデータＳ１０との加算値を反
転して出力する。アダー２０から出力されるデータをＳ
１１とする。

【００５８】２１はアダーであり、所定の変換用固定値
Ｇ（例えば「８１_H 」）とデータＳ１１とを加算し、デ
ータＳ１２として出力する。２２はコンパレータであ
り、タイミングジェネレータ１５から出力される信号Ｓ
５が「Ｌ」レベルの際にイネーブル状態となり、データ
Ｓ１２とカウント値Ｓ４とを比較し、それらが同値であ
れば、「Ｌ」レベルのリードリセットパルス信号Ｓ７を
出力する。但し、信号Ｓ５が「Ｌ」レベルとなる区間
は、図５に示すように、タイミングジェネレータ１５の
カウント値が「Ｆ００_H 〜ＦＦＦ_H 」の時である。

【００５９】例えば、クロック信号ＣＫ１５が図５にＣ
Ｋ１５で示すままのタイミングである場合には、デー
タＳ１１が「ＦＦ_H 」となり、データＳ１２の値は、Ｓ
１２で示すように「８０_H 」となる。

【００６０】この時、カウント値Ｓ４が「８０_H 」とな
り、かつ信号Ｓ５が「Ｌ」レベルであれば、Ｓ７で示
すリードリセットパルス信号Ｓ７がコンパレータ２２か
ら出力され、エラスティックストア１６に供給される。

【００６１】この結果、エラスティックストア１６にリ
ードリセットがかかり、クロック信号ＣＫ１５の読み出
しタイミングの先頭が与えられる。このタイミングで読
み出されるクロック信号ＣＫ１５とクロック信号ＣＫ１
２との位相差は図５に示すように±０ビットとなる。

【００６２】クロック信号ＣＫ１５のタイミングが図５
にＣＫ１５で示すように、クロック信号ＣＫ１４に対
して＋２ビット進む方向に変化した場合、Ｓ８で示す
位相差ラッチパルス信号Ｓ８によって、「０２_H 」のカ
ウント値Ｓ４がＳ９で示すようにラッチ回路１８にラ
ッチされる。

【００６３】この結果、データＳ１２は、Ｓ１２で示
すように「７Ｅ_H 」となり、リードリセットパルス信号
Ｓ７が、Ｓ７で示すように、前回のＳ７で示す信号
Ｓ７に対して−２ビット遅れた位置で出力される。

【００６４】また、クロック信号ＣＫ１５のタイミング
がＣＫ１５で示すように、クロック信号ＣＫ１４に対
して−１ビット遅れる方向に変化した場合、Ｓ８で示
す位相差ラッチパルス信号Ｓ８によって、「ＦＦ_H 」の
カウント値Ｓ４がＳ９で示すようにラッチ回路１８に
ラッチされる。

【００６５】この結果、データＳ１２は、Ｓ１２で示
すように「７Ｆ_H 」となり、リードリセットパルス信号
Ｓ７が、Ｓ７で示すように、前回のＳ７で示す信号
Ｓ７に対して＋１ビット進んだ位置で出力される。

【００６６】このように、クロック信号ＣＫ１５の読み
出しタイミングを、リードリセットパルス信号Ｓ７によ
って、常に前回の読み出しタイミングに対して±ビット
の補正を行うことで、クロック信号ＣＫ１４に追従させ
ることができる。

【００６７】従って、Ｘ系回路１１が待機状態である際
に、セレクタ１３によってＹ系クロック信号ＣＫ１３が
選択されている場合、クロック信号ＣＫ１５をＹ系クロ
ック信号ＣＫ１３に追従させておくことができる。

【００６８】また、クロック信号ＣＫ１５はバッファ２
３を介してＸ系クロック信号ＣＫ１６としてＹ系回路へ
出力されると共に、３ステートバッファ２４を介して基
準クロック信号ＣＫ１７として出力される。

【００６９】３ステートバッファ２４が行うクロック信
号ＣＫ１５の通過／遮断の制御は、Ｘ系状態信号ＸＳ１
に応じて行われ、信号ＸＳ１が「０」の場合に信号通過
状態となり、「１」の場合に信号遮断状態となる。

【００７０】この信号ＸＳ１は、２入力アンド回路２５
と、２入力オア回路２６と、３入力アンド回路２７と、
２入力ナンド回路２８とから構成される動作／待期判定
手段から出力される。

【００７１】この動作／待期判定手段について図６を参
照して説明する。但し、図６において図４の各部に対応
する部分には同一符号を付し、その説明を省略する。こ
の図６には、Ｘ系回路１１の他に、Ｙ系回路１１′を示
した。Ｙ系回路１１′はＸ系回路１１とほぼ同構成なの
で、同一符号の右上に′を付して区別し、Ｘ系回路１１
と異なる部分以外の説明は省略する。

【００７２】Ｘ系回路１１において、閉塞信号Ｓ１５
は、通常「１」であり、Ｘ系回路１１を閉塞する場合に
「０」となる。切替信号Ｓ１６は、通常「１」であり、
Ｘ系回路１１をＹ系回路１１′に切り替える際に「０」
となる。

【００７３】リセット信号Ｓ１９は、通常「１」であ
り、Ｘ系回路１１のリセット時に「０」となる。アラー
ム信号Ｓ２０は、通常「１」であり、Ｘ系及びＹ系回路
１１，１１′が用いられる装置の異常時に「０」とな
る。

【００７４】従って、通常はアンド回路２７の出力信号
Ｓ２１が「１」となっており、これがナンド回路２８の
一端に入力されており、他端に、Ｙ系回路１１′の待機
状態を示す「１」のＹ系状態信号ＹＳ１が入力されるこ
とによって、ナンド回路２８から出力されるＸ系状態信
号ＸＳ１が動作状態を示す「０」となっている。閉塞信
号Ｓ１５又は切替信号Ｓ１６が「０」となって、Ｘ系回
路１１からＹ系回路１１′への切り替えが行われる場合
には、図７のタイミングチャートに示すように、図４に
示すタイミングジェネレータ１５から出力される信号Ｓ
６が「１」となることによって、クロック信号ＣＫ１５
の変化点を避けたタイミングで行われるようになってい
る。

【００７５】これは、クロック信号ＣＫ１５の変化点で
切り替えを行った場合、「Ｈ」レベル又は「Ｌ」レベル
が確定してないために正常な切り替えが行われないため
である。

【００７６】また、Ｘ系回路１１のリセット回路３０の
一端はコンデンサ３１を介してオープン状態となってお
り、Ｙ系回路１１′のリセット回路３０′の一端はコン
デンサ３１′を介して接地されている。

【００７７】これは、各回路１１，１１′にリセットを
かけた際に、Ｘ系回路１１の方が先に動作状態に固定さ
れるようにするためである。この動作は、リセットをか
けるとリセット信号Ｓ１９，Ｓ１９′が互いに「０」と
なるので、ナンド回路２８，２８′の出力信号ＸＳ１，
ＹＳ１が「１」となり、その後、リセット信号Ｓ１９の
方が早く「１」に立ち上がることによって、ナンド回路
２８の出力信号ＸＳ１が「０」となる。即ち、Ｘ系状態
信号ＸＳ１が「０」、Ｙ系状態信号ＹＳ１が「１」とな
る。

【００７８】以上説明したクロック再生回路において
は、現用系（例えばＸ系回路１１）と予備系（例えばＹ
系回路１１′）とが互いに出力されるクロック信号ＣＫ
１６，ＣＫ１３の位相を監視し、予備系が現用系のクロ
ック信号ＣＫ１６の位相に、クロック信号ＣＫ１３の位
相を合わせる動作を行っているので、現用系から予備系
に切り替えを行った場合でも、通信の途切れることのな
いサービスを行うことができる。

【００７９】次に、第２実施例を図８を参照して説明す
る。但し、図８に示す第２実施例において図４に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。

【００８０】図８において、３７，３９は３ステートバ
ッファであり、ＭＰＵ４０の制御によって、信号を通過
／遮断する。即ち、３ステートバッファ３７はラッチ回
路１８から出力されるデータＳ９をＭＰＵ４０の制御に
応じて通過／遮断する。

【００８１】３８はレジスタであり、３ステートバッフ
ァ３７を通過したデータＳ９をセットするか、ＭＰＵ４
０から出力されるデータＳ３０をセットする。３ステー
トバッファ３９は、レジスタ３８にセットされているデ
ータＳ３２をＭＰＵ４０の制御によって通過／遮断す
る。

【００８２】このような構成部分の動作は、ラッチ回路
１８に保持されたタイミングジェネレータ１５のカウン
ト値Ｓ４であるデータＳ９を、３ステートバッファ３７
を介してレジスタ３８にセットする。この際、３ステー
トバッファ３７は遮断状態とされている。

【００８３】この後、次のタイミングで出力される位相
差ラッチパルス信号Ｓ８によって、次のカウント値Ｓ４
をラッチ回路１８に保持する。この時、ラッチ回路１８
に保持されているデータＳ９とレジスタ３８にセットさ
れているデータＳ３２とは、位相差ラッチパルス信号Ｓ
８のタイミングで１タイミングずれた関係にある。

【００８４】そして、ＭＰＵ４０の制御によって３ステ
ートバッファ３７，３９を通過状態とすることによって
データＳ９及びデータＳ３２をＭＰＵ４０に取り込み、
取り込まれた双方のデータＳ９及びＳ３２の加算値の１
の補数を演算によって求め、データＳ３１としてレジス
タ３８にセットする。この際、３ステートバッファ３
７，３９は遮断状態とする。

【００８５】以降、第１実施例で説明したと同様に、ア
ダー２１によって「８１_H 」の変換用固定値Ｇとデータ
Ｓ３２とが加算され、これによって得られるデータＳ１
２と、タイミングジェネレータ１５から出力されるカウ
ント値Ｓ４とがコンパレータ２２で比較されることによ
ってリードリセットパルス信号Ｓ７が出力される。

【００８６】即ち、リードリセットパルス信号Ｓ７によ
って、クロック信号ＣＫ１５の読み出しタイミングの補
正を行うことでクロック信号ＣＫ１４に追従させること
ができるので、Ｘ系回路１１が待機状態である際に、セ
レクタ１３によってＹ系クロック信号ＣＫ１３が選択さ
れている場合、クロック信号ＣＫ１５をＹ系クロック信
号ＣＫ１３に追従させておくことができる。従って、第
１実施例と同様な効果がある。

【００８７】次に、第３実施例を図９及び図１０を参照
して説明する。図９はＸ系クロック再生回路の構成を示
す図であり、図１０は切替判定回路の構成を示す図であ
る。但し、図９に示す第３実施例において図４に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。

【００８８】図９に示すＸ系クロック再生回路（Ｘ系回
路）５１は、ＰＬＬ回路１２と、エラスティックストア
１６と、バッファ２３と、３ステートバッファ２４とを
具備して構成されており、図示せぬＹ系クロック再生回
路も同構成であるとする。

【００８９】また、Ｘ系回路５１とＹ系回路との間に
は、図１０に示すＸ系及びＹ系回路を相互に切り替える
制御を行う切替判定回路６１が接続される。図９のＸ系
回路５１に示す切替要因信号Ｓ４１は、図４に示す第１
実施例で説明した閉塞信号Ｓ１５及び切替信号Ｓ１６に
該当するものであり、通常「１」となっている。

【００９０】Ｘ系回路５１の切替要因信号Ｓ４１、アラ
ーム信号Ｓ２０、Ｘ系Ｎ倍クロック信号ＮＣＫ１、及び
Ｘ系クロック信号ＣＫ１６は、図１０に示す切替判定回
路６１へ出力される。

【００９１】また、切替判定回路６１からＸ系回路５１
には、Ｘ系ライトリセット信号Ｓ５４、Ｘ系リードリセ
ット信号Ｓ５５、及びＸ系状態信号ＸＳ１が入力され
る。図１０に示す切替判定回路６１の構成要素である立
上り微分回路１４、立下り微分回路１７、ラッチ回路１
８，１９、アダー２０，２１、コンパレータ２２は、図
４に示す第１実施例と同構成であるため同一符号を付
し、その説明を省略する。

【００９２】また、タイミングジェネレータ１５′につ
いても図４に示したタイミングジェネレータ１５とほぼ
同じ機能であるが、異なる点は、ライトリセット信号Ｓ
２と同周期で、且つ位相が信号Ｓ２よりも遅い信号Ｓ４
９を出力するようにした点にある。その信号Ｓ４９はＸ
系又はＹ系回路のエラスティックストアのリードリセッ
ト信号として用いられる。

【００９３】また、それら構成要素間で遣り取りされる
信号にも図４と同一符号を付し、その説明を省略する。
切替判定回路６１に入力されるリセット信号Ｓ５０は、
Ｘ系回路５１及びＹ系回路にリセットをかけるためのも
のであり、このリセット後に、Ｘ系回路５１が動作状
態、Ｙ系回路が待機状態となるようになされている。

【００９４】これは、リセット信号Ｓ５０を、そのまま
アンド回路６３に入力する経路と、遅延回路６２を介し
てアンド回路６７に入力する経路とによって実現されて
いる。

【００９５】通常では、リセット信号Ｓ５０、Ｘ系アラ
ーム信号Ｓ２０、Ｙ系アラーム信号Ｓ２０′、Ｘ系切替
要因信号Ｓ４１、及びＹ系切替要因信号Ｓ４１′の何れ
も「１」なので、アンド回路６４及び６８の出力信号Ｓ
６１，Ｓ６２は「１」となっている。

【００９６】しかし、リセットをかける際に、リセット
信号Ｓ５０が一旦「０」となった後に「１」に復旧した
とすると、この際の動作は、リセット信号Ｓ５０が遅延
回路６２を通過するので、アンド回路６４の出力信号Ｓ
１６が「０」となった後、アンド回路６８の出力信号Ｓ
６２が「０」となり、その後、先に信号６１が「１」に
復旧する。この時、ナンド回路６５の他入力端に供給さ
れている信号は「１」となっているので、ナンド回路６
５の出力信号ＸＳ１が「０」となる。

【００９７】この後、信号６２が「１」に復旧してもナ
ンド回路６９の他入力端の供給信号ＸＳ１が「０」とな
っているので、信号ＹＳ１は「１」のままである。この
ようにリセット時に確定する「０」のＸ系状態信号ＸＳ
１が図９に示す３ステートバッファ２４の制御端に供給
されることによって、バッファ２４が通過状態となるの
で、Ｘ系回路５１が動作状態となる。

【００９８】また、「１」のＹ系状態信号ＹＳ１がＹ系
回路に供給されることによって待機状態となる。７２，
７３はセレクタであり、Ｘ系状態信号ＸＳ１に応じてＸ
系クロック信号ＣＫ１６及びＸ系Ｎ倍クロック信号ＮＣ
Ｋ１、又は、Ｙ系クロック信号ＣＫ１３及びＹ系Ｎ倍ク
ロック信号ＮＣＫ２の何れかを選択して出力するもので
ある。

【００９９】Ｘ系状態信号ＸＳ１が「０」の場合は、セ
レクタ７２によってＸ系クロック信号ＣＫ１６及びＸ系
Ｎ倍クロック信号ＮＣＫ１が選択され、Ｘ系クロック信
号ＣＫ１６がクロック信号ＣＫＡ、Ｘ系Ｎ倍クロック信
号ＮＣＫ１がクロック信号ＣＫＢとして出力され、ま
た、セレクタ７３によってＹ系クロック信号ＣＫ１３及
びＹ系Ｎ倍クロック信号ＮＣＫ２が選択され、Ｙ系クロ
ック信号ＣＫ１３がＣＫＡ′、Ｙ系Ｎ倍クロック信号Ｎ
ＣＫ２がＣＫＢ′として出力される。

【０１００】一方、Ｘ系状態信号ＸＳ１が「１」の場合
は、セレクタ７２によってＹ系クロック信号ＣＫ１３及
びＹ系Ｎ倍クロック信号ＮＣＫ２が選択され、Ｙ系クロ
ック信号ＣＫ１３がＣＫＡ、Ｙ系Ｎ倍クロック信号ＮＣ
Ｋ２がＣＫＢとして出力され、また、セレクタ７３によ
ってＸ系クロック信号ＣＫ１６及びＸ系Ｎ倍クロック信
号ＮＣＫ１が選択され、Ｘ系クロック信号ＣＫ１６がＣ
ＫＡ′、Ｘ系Ｎ倍クロック信号ＮＣＫ１がＣＫＢ′とし
て出力される。

【０１０１】７４はリタイミング回路であり、タイミン
グジェネレータ１５′から出力される信号Ｓ２と、コン
パレータ２２から出力される信号Ｓ５１を、セレクタ７
３から出力されるＮ倍クロック信号ＣＫＢ′の１クロッ
ク幅に乗り換えを行う。

【０１０２】この乗り換えによって、信号Ｓ２がライト
リセット信号Ｓ５２として出力され、信号Ｓ５１がリー
ドリセット信号Ｓ５３として出力される。７５，７６は
セレクタであり、Ｘ系状態信号ＸＳ１に応じて信号Ｓ２
及びＳ４９、又は信号Ｓ５２及びＳ５３の何れかを選択
して出力する。

【０１０３】Ｘ系状態信号ＸＳ１が「０」の場合は、セ
レクタ７５によって信号Ｓ２及びＳ４９が選択され、信
号Ｓ２がＸ系ライトリセット信号Ｓ５４、信号Ｓ４９が
Ｘ系リードリセット信号Ｓ５５として出力され、また、
セレクタ７６によって信号Ｓ５２及びＳ５３が選択さ
れ、信号Ｓ５２がＹ系ライトリセット信号Ｓ５４′、信
号Ｓ５３がＹ系リードリセット信号Ｓ５５′として出力
される。

【０１０４】一方、Ｘ系状態信号ＸＳ１が「１」の場合
は、セレクタ７５によって信号Ｓ５２及びＳ５３が選択
され、信号Ｓ５２がＸ系ライトリセット信号Ｓ５４、信
号Ｓ５３がＸ系リードリセット信号Ｓ５５として出力さ
れ、また、セレクタ７６によって信号Ｓ２及びＳ４９が
選択され、信号Ｓ２がＹ系ライトリセット信号Ｓ５
４′、信号Ｓ４９がＹ系リードリセット信号Ｓ５５′と
して出力される。

【０１０５】また、セレクタ７５，７６による信号の選
択は、動作状態となっている系に信号Ｓ２，Ｓ４９が出
力され、待機状態となっている系に信号Ｓ５２，Ｓ５３
が出力されるようになっている。

【０１０６】これは、リードリセット信号Ｓ５２が位相
補正を行うためのものなので、待機状態となっている系
で使用されるためである。このような構成において、例
えばＸ系状態信号ＸＳ１が「０」、Ｙ系状態信号ＹＳ１
が「１」であるとする。

【０１０７】セレクタ７２によってＸ系クロック信号Ｃ
Ｋ１６とＸ系Ｎ倍クロック信号ＮＣＫ１が選択され、セ
レクタ７３によってＹ系クロック信号ＣＫ１３とＹ系Ｎ
倍クロック信号ＮＣＫ２が選択される。

【０１０８】また、セレクタ７５によって信号Ｓ２及び
Ｓ４９が選択され、動作状態となっているＸ系回路５１
へＸ系ライトリセット信号Ｓ５４及びＸ系リードリセッ
ト信号Ｓ５５として出力される。

【０１０９】これによって図９に示すＸ系回路５１は基
準クロック信号ＣＫ１７を出力する。一方、セレクタ７
６によって信号Ｓ５２及びＳ５３が選択され、待機状態
となっているＹ系回路へＹ系のライトリセット信号Ｓ５
４′及びリードリセット信号Ｓ５５′として出力され
る。

【０１１０】この場合、Ｙ系リードリセット信号Ｓ５
５′は、Ｙ系クロック信号の位相補正を行うための信号
なので、Ｙ系回路では常に、Ｘ系クロック信号ＣＫ１６
の位相にＹ系クロック信号の位相を合わせる動作が行わ
れている。

【０１１１】従って、なんらんかの原因によりＸ系回路
５１からＹ系回路に切り替えが行われたとしても、基準
クロック信号を止めることなく出力することができるの
で、第１実施例と同様な効果を得ることができる。

【０１１２】

【発明の効果】以上説明したように、本発明によれば、
現用／予備の２重化構成とされている従属同期網におけ
るクロック再生回路において、現用系から予備系への基
準クロック信号の切り替えを通信サービスが途切れるこ
となく行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第一実施例断面図である。

【図３】本発明の第二実例断面図である。

【図４】本発明の第１実施例による従属同期網における
クロック再生回路の構成を示す図である。

【図５】図４に示す第１実施例の動作説明を行うための
タイミングチャートである。

【図６】例えば現用系であるＸ系クロック再生回路（Ｘ
系回路）と予備系であるＹ系クロック再生回路（Ｙ系回
路）の切り替えを行う際の構成部分を示す図である。

【図７】Ｘ系回路及びＹ系回路の切り替え動作中、閉塞
信号又は切替信号による切り替え時の動作を説明するた
めのタイミングチャートである。

【図８】本発明の第２実施例による従属同期網における
クロック再生回路の構成を示す図である。

【図９】本発明の第３実施例による従属同期網における
クロック再生回路の構成を示す図である。

【図１０】本発明の第３実施例による従属同期網におけ
るＸ系回路とＹ系回路間に接続される切替判定回路の構
成を示す図である。

【図１１】従来の従属同期網におけるクロック再生回路
の構成を示す図である。

【符号の説明】

１００ 上位局から送られてくるクロック信号 １０１ クロック再生回路から出力される基準クロック
信号 １０２ 現用系回路 １０２′ 予備系回路 １０４ 第１クロック信号 １０５ Ｎ倍クロック信号 １０６ ＰＬＬ手段 １０７，１０７′ 状態信号 １０８ クロック選択手段 １１０ ライトリセット信号 １１１ カウント値 １１２ イネーブル信号 １１３ マスク信号 １１４ タイミング生成手段 １１５ リードリセット信号 １１６，１１６′ 第２クロック信号 １１７ クロック遅延手段 １１８ 位相差 １１９ クロック位相差検出手段 １２１ 位相補正値 １２２ 加算手段 １２３ 比較手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/033 Ｈ０４Ｑ 11/04 ３０４ Ｂ 9076−5Ｋ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 上位局から送られてくるクロック信号(1
   00) に発振器の出力信号を同期させて基準クロック信号
   (101) として出力する通常動作状態となっている現用系
   回路(102) と、この現用系回路(102) と同構成でかつ待
   機状態となっている予備系回路(102′) とを供え、該現
   用系回路(102) 及び該予備系回路(102′) 相互に切り替
   えて同タイミングの該基準クロック信号(101) を回路外
   へ出力する従属同期網におけるクロック再生回路におい
   て、 前記現用系回路(102) と前記予備系回路(102′) の各々
   を、 前記クロック信号(100) に発振器の出力信号を同期させ
   た第１クロック信号(104) 、及び該第１クロック信号(1
   04) の周波数をＮ倍したＮ倍クロック信号(105) を出力
   するＰＬＬ手段(106) と、 自系回路を前記基準クロック信号(101) を出力する動作
   状態にするか、出力しない待機状態にするかを示す自系
   の状態信号(107) が、該動作状態を示す場合に該第１ク
   ロック信号(104) を選択し、該待機状態を示す場合に該
   基準クロック信号(101) と同位相である他系の第２クロ
   ック信号(116′) を選択して出力するクロック選択手段
   (108) と、 該クロック選択手段(108) の出力信号(109) に応じてロ
   ード状態となり、かつ該Ｎ倍クロック信号(105) により
   所定のカウント値をカウントする動作を行うことによっ
   て、自系回路内の種々のタイミングを取る、ライトリセ
   ット信号(110)、カウント値(111) 、イネーブル信号(11
   2) 、及びマスク信号(113) を出力するタイミング生成
   手段(114) と、 該Ｎ倍クロック信号(105) によって該第１クロック信号
   (104) の書込／読出動作を行うと共に、該ライトリセッ
   ト信号(110) によって該第１クロック信号(104) の書き
   込みの先頭が示され、かつ書き込まれた第１クロック信
   号の読み出しの先頭を示すリードリセット信号(115) の
   供給により書き込まれた第１クロック信号を第２クロッ
   ク信号(116) として出力するクロック遅延手段(117)
   と、 該第２クロック信号(116) により該カウント値(111) を
   取り込み、該カウント値(111) から、互いに基準クロッ
   ク信号(101) となる自系の第２クロック信号(116) と他
   系の第２クロック信号(116′) との位相差(118) を検出
   して出力するクロック位相差検出手段(119) と、 該位相差(118) を０とするための変換値と、該位相差(1
   18) とを加算して位相補正値(121) を出力する加算手段
   (122) と、 該位相補正値(121) と該カウント値(111) とを該イネー
   ブル信号(112) が供給される間比較し、該位相補正値(1
   21) と該カウント値(111) とが同値となった時に前記リ
   ードリセット信号(115) を出力する比較手段(123) と、 自系の該状態信号(107) が該動作状態を示す場合に該第
   ２クロック信号(116)を通過させて該基準クロック信号
   (101) として出力し、該待機状態を示す場合に遮断する
   バッファ(124) と、 他系の状態信号(107′) 及び自系の切替要因に応じて自
   系回路を動作状態にするか待機状態にするかを判定して
   自系の該状態信号(107) を出力すると共に、該マスク信
   号(113) の供給によって、基準クロック信号(101) の変
   化点では人の操作による動作状態から待機状態への切り
   替えが行われないようにする動作／待期判定手段(125)
   とを具備して構成し、 自系の該第２クロック信号(116) と、自系の該状態信号
   (107) とを他系回路へ出力するようにしたことを特徴と
   する従属同期網におけるクロック再生回路。
2. 【請求項２】 前記クロック位相差検出手段(119) 及び
   加算手段(122) に代え、 前記第２クロック信号(116) により該カウント値(111)
   を取り込むことによって、互いに前記基準クロック信号
   (101) となる自系の該第２クロック信号(116)及び他系
   の前記第２クロック信号(116′) の各々の位相(131,13
   2) を検出して出力するクロック位相検出手段(133)
   と、 該各々の位相(131,132) の差を求め、この位相差を０と
   するための変換値を求め、該変換値と該位相差とを加算
   して位相補正値(134) を出力する演算手段(135) とを設
   け、 前記比較手段(123) が、該位相補正値(134) と該カウン
   ト値(111) とを前記イネーブル信号(112) が供給される
   間比較し、該位相補正値(134) と該カウント値(111) と
   が同値となった時に前記リードリセット信号(115) を出
   力するようにしたことを特徴とする請求項１記載の従属
   同期網におけるクロック再生回路。
3. 【請求項３】 上位局から送られてくるクロック信号(2
   00) に発振器の出力信号を同期させて基準クロック信号
   (201) として出力する通常動作状態となっている現用系
   回路(202) と、この現用系回路(202) と同構成でかつ待
   機状態となっている予備系回路(202′) とを、切替判定
   回路(203) の制御によって相互に切り替えて同タイミン
   グの該基準クロック信号(201) を回路外へ出力する従属
   同期網におけるクロック再生回路において、 前記現用系回路(202) と前記予備系回路(202′) の各々
   を、 前記クロック信号(200) に発振器の出力信号を同期させ
   た第１クロック信号(204) 、及び該第１クロック信号(2
   04) の周波数をＮ倍したＮ倍クロック信号(205,205′)
   を出力するＰＬＬ手段(206) と、 該第１クロック信号(204) の書き込みの先頭を示すライ
   トリセット信号(206,206) と、書き込まれた第１クロッ
   ク信号の読み出しの先頭を示すリードリセット信号(20
   7,207′) とが供給され、かつ該Ｎ倍クロック信号(205,
   205′) によって該第１クロック信号(204) の書込／読
   出動作を行うことによって、書き込まれた第１クロック
   信号を第２クロック信号(208,208′) として出力するク
   ロック遅延手段(209) と、 現用系又は予備系回路(202,202′) を前記基準クロック
   信号(201) を出力する動作状態にするか、出力しない待
   機状態にするかを示す状態信号(210,210′) が、該動作
   状態を示す場合に該第２クロック信号(208,208′) を通
   過させて該基準クロック信号(201) として出力し、該待
   機状態を示す場合に遮断するバッファ(211) とを具備し
   て構成し、 前記切替判定回路(203) を、 現用系及び予備系回路(202,202′) から出力される切替
   要因信号(211,211′)に応じて現用系及び予備系回路(20
   2,202′) の何れを動作状態にするか待機状態にするか
   を判定して該状態信号(210,210′) を出力すると共に、
   前記基準クロック信号(201) の変化点では人の操作によ
   る動作状態から待機状態への切り替えが行われないよう
   にするマスク信号(212) の供給により該状態信号(210,2
   10′) が変化しないようにする動作／待期判定手段(21
   3) と、 該状態信号(210,210′) の何れかにより現用系回路(20
   2) の動作状態が示される場合、現用系の該第２クロッ
   ク信号(208) を第３クロック信号(213) とし、該Ｎ倍ク
   ロック信号(205) を第４クロック信号(214) として出力
   し、かつ予備系の該第２クロック信号(208′) を第５ク
   ロック信号(215) とし、該Ｎ倍クロック信号(205′) を
   第６クロック信号(216) として出力し、また、予備系回
   路(202′)の動作状態が示される場合、予備系の該第２
   クロック信号(208′) を第３クロック信号(213) とし、
   該Ｎ倍クロック信号(205′) を第４クロック信号(214)
   として出力し、かつ現用系の該第２クロック信号(208)
   を第５クロック信号(215) とし、該Ｎ倍クロック信号(2
   05) を第６クロック信号(216) として出力する入力クロ
   ック選択手段(217) と、 該第３クロック信号(213) に応じてロード状態となり、
   かつ該第４クロック信号(214) により所定のカウント値
   をカウントする動作を行うことによって、第１原形ライ
   トリセット信号(217) 、カウント値(218) 、イネーブル
   信号(219) 、第１原形リードリセット信号(221) 、及び
   該マスク信号(212) を出力するタイミング生成手段(22
   2) と、 該第５クロック信号(215) により該カウント値(218) を
   取り込み、該カウント値(218) から、互いに基準クロッ
   ク信号(101) となる現用系の第２クロック信号(208) と
   予備系の第２クロック信号(208′) との位相差(223) を
   検出して出力するクロック位相差検出手段(224) と、 該位相差(223) を０とするための変換値と、該位相差(2
   23) とを加算して位相補正値(225) を出力する加算手段
   (226) と、 該位相補正値(225) と該カウント値(218) とを該イネー
   ブル信号(219) が供給される間比較し、該位相補正値(2
   25) と該カウント値(218) とが同値となった時に第２原
   形リードリセット信号(227) を出力する比較手段(228)
   と、 該第１原形ライトリセット信号(217) 及び該第２原形リ
   ードリセット信号(227) を、該第６クロック信号(216)
   の所定クロック幅に乗せ換え、第２原形ライトリセット
   信号(229) 及び第３原形リードリセット信号(230) とし
   て出力するリタイミング手段(231) と、 該状態信号(210,210′) の何れかにより現用系回路(20
   2) の動作状態が示される場合、該第１原形ライトリセ
   ット信号(217) を現用系の前記ライトリセット信号(20
   6) とし、該第１原形リードリセット信号(221) を前記
   リードリセット信号(207) として出力し、かつ該第２原
   形ライトリセット信号(229) を予備系の前記ライトリセ
   ット信号(206′) とし、該第３原形リードリセット信号
   (230) を前記リードリセット信号(207′) として出力
   し、また、予備系回路(202′) の動作状態が示される場
   合、該第１原形ライトリセット信号(217) を予備系の前
   記ライトリセット信号(206′) とし、該第１原形リード
   リセット信号(221) を前記リードリセット信号(207′)
   として出力し、かつ該第２原形ライトリセット信号(22
   9)を現用系の前記ライトリセット信号(206) とし、該第
   ３原形リードリセット信号(230) を前記リードリセット
   信号(207) として出力する出力クロック選択手段(232)
   とを具備して構成したことを特徴とする従属同期網にお
   けるクロック再生回路。