JPH06104887A - 位相同期回路の入力クロック瞬断時の位相変動抑止方法 - Google Patents
位相同期回路の入力クロック瞬断時の位相変動抑止方法Info
- Publication number
- JPH06104887A JPH06104887A JP4246976A JP24697692A JPH06104887A JP H06104887 A JPH06104887 A JP H06104887A JP 4246976 A JP4246976 A JP 4246976A JP 24697692 A JP24697692 A JP 24697692A JP H06104887 A JPH06104887 A JP H06104887A
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- Japan
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- clock
- phase
- reference clock
- input
- frequency divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、入力クロックに瞬断が発生して
も、位相同期回路の出力クロックの位相変動を抑止する
ことができる位相同期回路の入力クロック瞬断時の位相
変動抑止方法を提供することを目的とする。 【構成】 位相同期回路を、パルス発生部７０からの信
号により内部カウンタをリセットするリセット信号を生
成するリセット生成手段を有する１／ｎ分周器１０、基
準クロック予備と基準クロックの一方を選択して次段に
送出する選択器６０、位相比較器２０、ローパスフィル
タ３０、電圧制御発振器４０、１／ｍ分周器５０、断検
出回路８０、基準クロック予備生成手段とクロック選択
信号生成手段とでなるパルス発生部７０とで構成し、入
力クロックが瞬断したときは、入力クロック断を検出
し、選択器６０はパルス発生部７０からの基準クロック
予備を選択して、位相比較器２０に送出するようにす
る。
も、位相同期回路の出力クロックの位相変動を抑止する
ことができる位相同期回路の入力クロック瞬断時の位相
変動抑止方法を提供することを目的とする。 【構成】 位相同期回路を、パルス発生部７０からの信
号により内部カウンタをリセットするリセット信号を生
成するリセット生成手段を有する１／ｎ分周器１０、基
準クロック予備と基準クロックの一方を選択して次段に
送出する選択器６０、位相比較器２０、ローパスフィル
タ３０、電圧制御発振器４０、１／ｍ分周器５０、断検
出回路８０、基準クロック予備生成手段とクロック選択
信号生成手段とでなるパルス発生部７０とで構成し、入
力クロックが瞬断したときは、入力クロック断を検出
し、選択器６０はパルス発生部７０からの基準クロック
予備を選択して、位相比較器２０に送出するようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、同期網における伝送装
置の位相同期回路（以下ＰＬＯと称する）および入力デ
ータの同期に関する。
置の位相同期回路（以下ＰＬＯと称する）および入力デ
ータの同期に関する。
【０００２】ＰＬＯの基準クロックは入力クロックを１
／ｎ分周して作成される。これは、入力クロックがいろ
いろな伝送路から供給されるので、これらの入力クロッ
ク周波数の最大公約数となるクロックを基準クロックと
しているためである。例えば、入力クロックとしては、
６．３１２Ｍｂ／ｓ、１．５４４Ｍｂ／ｓが一般的であ
り、この最大公約数である８ｋｂ／ｓが基準クロックと
なる。
／ｎ分周して作成される。これは、入力クロックがいろ
いろな伝送路から供給されるので、これらの入力クロッ
ク周波数の最大公約数となるクロックを基準クロックと
しているためである。例えば、入力クロックとしては、
６．３１２Ｍｂ／ｓ、１．５４４Ｍｂ／ｓが一般的であ
り、この最大公約数である８ｋｂ／ｓが基準クロックと
なる。
【０００３】ここで、入力クロックに瞬断が発生する
と、基準クロックである８ｋｂ／ｓの位相がシフトし、
これにより、ＰＬＯ出力クロックの位相もシフトする。
このシフト量は、最大１２５μｓｅｃ（８ｋｂ／ｓ）と
なり、これは１．５４４Ｍｂ／ｓの伝送路の１フレーム
（１９３ｂｉｔ）分に相当する。
と、基準クロックである８ｋｂ／ｓの位相がシフトし、
これにより、ＰＬＯ出力クロックの位相もシフトする。
このシフト量は、最大１２５μｓｅｃ（８ｋｂ／ｓ）と
なり、これは１．５４４Ｍｂ／ｓの伝送路の１フレーム
（１９３ｂｉｔ）分に相当する。
【０００４】入力クロックに瞬断が発生しても、より安
定したクロックを供給する方法が強く要求されている。
定したクロックを供給する方法が強く要求されている。
【０００５】
【従来の技術】図６，図７及び図４により、従来例につ
いて説明する。図６は従来の位相同期回路（ＰＬＯ）の
構成例を示す図で、図７は従来例における回路動作の説
明図で、説明を簡単にするため、図６の例における１／
ｎ分周器１０の分周比ｎを５としている。また、図４は
伝送システム構成例におけるクロック乗換回路例を示
す。
いて説明する。図６は従来の位相同期回路（ＰＬＯ）の
構成例を示す図で、図７は従来例における回路動作の説
明図で、説明を簡単にするため、図６の例における１／
ｎ分周器１０の分周比ｎを５としている。また、図４は
伝送システム構成例におけるクロック乗換回路例を示
す。
【０００６】図中、１０は入力クロックを１／ｎに分周
する１／ｎ分周器、２０は基準クロックと１／ｍ分周器
出力の位相を比較する位相比較器、３０は位相比較器２
０の出力信号より位相差に相当する電圧を取り出すロー
パスフィルタ、４０は電圧制御発振器（以下ＶＣＯと称
する）、５０はＶＣＯ４０出力を１／ｍに分周する１／
ｍ分周器である。また、１００，２００，３００はそれ
ぞれ伝送システムを構成するＣ局，Ａ局，Ｂ局で、１１
０は同期位相回路（ＰＬＯ）、１２０，１３０は伝送路
終端回路、１４０，１５０はメモリ部である。
する１／ｎ分周器、２０は基準クロックと１／ｍ分周器
出力の位相を比較する位相比較器、３０は位相比較器２
０の出力信号より位相差に相当する電圧を取り出すロー
パスフィルタ、４０は電圧制御発振器（以下ＶＣＯと称
する）、５０はＶＣＯ４０出力を１／ｍに分周する１／
ｍ分周器である。また、１００，２００，３００はそれ
ぞれ伝送システムを構成するＣ局，Ａ局，Ｂ局で、１１
０は同期位相回路（ＰＬＯ）、１２０，１３０は伝送路
終端回路、１４０，１５０はメモリ部である。
【０００７】従来のＰＬＯ例の場合、図７（１）に示す
ように、入力クロックが正常なときは、入力クロックを
１／ｎ（図７ではｎ＝５）に分周する分周器１０から出
力される基準クロックに対して、或る一定の位相差でＶ
ＣＯ４０から出力クロックが送出される。図の例では、
分周器１０から出力される基準クロックに対して、３ｂ
／ｓの遅れの位相差でＶＣＯ４０から出力クロックが送
出されている。
ように、入力クロックが正常なときは、入力クロックを
１／ｎ（図７ではｎ＝５）に分周する分周器１０から出
力される基準クロックに対して、或る一定の位相差でＶ
ＣＯ４０から出力クロックが送出される。図の例では、
分周器１０から出力される基準クロックに対して、３ｂ
／ｓの遅れの位相差でＶＣＯ４０から出力クロックが送
出されている。
【０００８】また、図４の例に示すように、Ａ局２００
から送られて来たデータを、そのデータから抽出して得
た抽出クロックを書込みクロックとしてメモリ部１４０
に書込む。
から送られて来たデータを、そのデータから抽出して得
た抽出クロックを書込みクロックとしてメモリ部１４０
に書込む。
【０００９】また、同様にして、Ｂ局３００から送られ
て来たデータをそのデータから抽出して得た抽出クロッ
クを書込みクロックとしてメモリ部１５０に書込む。そ
して、このＶＣＯ４０からの出力クロックを読出しクロ
ックとして用いて、それぞれメモリ部１４０とメモリ部
１５０に書込まれたデータを同じタイミングで読出して
同位相にして、それぞれ次の装置内の処理部へ送出す
る。
て来たデータをそのデータから抽出して得た抽出クロッ
クを書込みクロックとしてメモリ部１５０に書込む。そ
して、このＶＣＯ４０からの出力クロックを読出しクロ
ックとして用いて、それぞれメモリ部１４０とメモリ部
１５０に書込まれたデータを同じタイミングで読出して
同位相にして、それぞれ次の装置内の処理部へ送出す
る。
【００１０】
【発明が解決しようとする課題】しかしながら、図６に
示す従来例の回路では、入力クロックに瞬断が発生する
と、図７（２）に示す例のように２ｂ／ｓの瞬断の場合
は、基準クロックもその時点で２ｂ／ｓの位相ずれが発
生する。
示す従来例の回路では、入力クロックに瞬断が発生する
と、図７（２）に示す例のように２ｂ／ｓの瞬断の場合
は、基準クロックもその時点で２ｂ／ｓの位相ずれが発
生する。
【００１１】その結果、ＶＣＯ４０の出力クロックにも
２ｂ／ｓの位相変動が発生する。また、図４に示すよう
に、このＰＬＯのＶＣＯ４０出力クロックをクロック乗
換回路等の読み出しクロックに利用していると、図５の
例に示すように、入力クロックに瞬断が発生した場合
には、ＰＬＯ出力クロックが、ビットずれを起こし
す。その結果、読出しデータに瞬断クロック数に相当
するデータのダブリが発生することになる。
２ｂ／ｓの位相変動が発生する。また、図４に示すよう
に、このＰＬＯのＶＣＯ４０出力クロックをクロック乗
換回路等の読み出しクロックに利用していると、図５の
例に示すように、入力クロックに瞬断が発生した場合
には、ＰＬＯ出力クロックが、ビットずれを起こし
す。その結果、読出しデータに瞬断クロック数に相当
するデータのダブリが発生することになる。
【００１２】また、入力クロックに長い瞬断が発生し
た場合には、ＰＬＯ出力クロックは、大幅なビットず
れを起こし、読出しデータにおいて、データスリップ
が発生する。
た場合には、ＰＬＯ出力クロックは、大幅なビットず
れを起こし、読出しデータにおいて、データスリップ
が発生する。
【００１３】本発明は、係る問題を解決するもので、入
力クロックに瞬断が発生したとき、位相同期回路の出力
クロックの位相変動を抑止することができる位相同期回
路の入力クロック瞬断時の位相変動抑止方法を提供する
ことを目的とする。
力クロックに瞬断が発生したとき、位相同期回路の出力
クロックの位相変動を抑止することができる位相同期回
路の入力クロック瞬断時の位相変動抑止方法を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】図１は、本発明に係わる
位相同期回路の入力クロック瞬断時の位相変動抑止方法
の原理構成図である。
位相同期回路の入力クロック瞬断時の位相変動抑止方法
の原理構成図である。
【００１５】図中、図６と同じ符号は同じものを示し、
１５はリセット信号生成手段、６０は選択器、７０は基
準クロック予備生成手段及びクロック選択信号生成手段
からなるパルス発生部で、８０は入力クロックの断を検
出する断検出回路である。
１５はリセット信号生成手段、６０は選択器、７０は基
準クロック予備生成手段及びクロック選択信号生成手段
からなるパルス発生部で、８０は入力クロックの断を検
出する断検出回路である。
【００１６】本発明は、１／ｎ分周器１０、位相比較器
２０、ローパスフィルタ３０、ＶＣＯ４０及び１／ｍ分
周器５０からなるＰＬＯにより、入力クロックの瞬断発
生時の位相変動を抑止する位相同期回路の入力クロック
瞬断時の位相変動抑止方法において、入力クロックの断
を検出する断検出回路８０と、前記ＶＣＯ４０の出力ク
ロックを入力して該入力クロックに同期した基準クロッ
ク予備を生成し、該１／ｎ分周器１０からの基準クロッ
クにより、カウンタ値を０にしてカウントを再開して基
準クロック予備を生成する基準クロック予備生成手段
と、該入力クロックの瞬断発生時にはクロック選択信号
を生成するクロック選択信号生成手段とからなるパルス
発生部７０と、該パルス発生部７０からのクロック選択
信号により、該パルス発生部７０からの基準クロック予
備と、該１／ｎ分周器１０からの入力クロックのいずれ
かを選択し、次段の位相比較器２０に送出する選択器６
０とを設ける。
２０、ローパスフィルタ３０、ＶＣＯ４０及び１／ｍ分
周器５０からなるＰＬＯにより、入力クロックの瞬断発
生時の位相変動を抑止する位相同期回路の入力クロック
瞬断時の位相変動抑止方法において、入力クロックの断
を検出する断検出回路８０と、前記ＶＣＯ４０の出力ク
ロックを入力して該入力クロックに同期した基準クロッ
ク予備を生成し、該１／ｎ分周器１０からの基準クロッ
クにより、カウンタ値を０にしてカウントを再開して基
準クロック予備を生成する基準クロック予備生成手段
と、該入力クロックの瞬断発生時にはクロック選択信号
を生成するクロック選択信号生成手段とからなるパルス
発生部７０と、該パルス発生部７０からのクロック選択
信号により、該パルス発生部７０からの基準クロック予
備と、該１／ｎ分周器１０からの入力クロックのいずれ
かを選択し、次段の位相比較器２０に送出する選択器６
０とを設ける。
【００１７】また、前記１／ｎ分周器１０に、該パルス
発生部７０からのクロック選択信号及び基準クロック予
備を入力して該１／ｎ分周器１０内カウンタをリセット
するリセット信号生成手段を付加する。
発生部７０からのクロック選択信号及び基準クロック予
備を入力して該１／ｎ分周器１０内カウンタをリセット
するリセット信号生成手段を付加する。
【００１８】そして、該入力クロックが瞬断したとき
は、該断検出回路８０が入力クロック断を検出し、該パ
ルス発生部７０の該クロック選択信号生成手段により生
成されたクロック選択信号により、該選択器６０は該パ
ルス発生部７０の出力する該基準クロック予備を選択
し、該基準クロック予備を前記位相比較器２０に送出す
るようにすることにより、目的を達成することができ
る。
は、該断検出回路８０が入力クロック断を検出し、該パ
ルス発生部７０の該クロック選択信号生成手段により生
成されたクロック選択信号により、該選択器６０は該パ
ルス発生部７０の出力する該基準クロック予備を選択
し、該基準クロック予備を前記位相比較器２０に送出す
るようにすることにより、目的を達成することができ
る。
【００１９】また、前記ＶＣＯ４０の出力クロックを、
データ乗換回路のメモリ部１４０に書き込んだデータの
読み出しクロックに利用してもよい。
データ乗換回路のメモリ部１４０に書き込んだデータの
読み出しクロックに利用してもよい。
【００２０】
【作用】本発明は、入力クロックの断を検出する入力ク
ロック断検出回路８０と、ＶＣＯ４０の出力クロックを
入力して、入力クロックに同期し、１／ｎ分周器１０か
らの基準クロックにより、カウンタ値を０から再開して
基準クロック予備を生成する基準クロック生成手段と、
入力クロックの瞬断発生時に選択器６０に基準クロック
予備を選択させるためのクロック選択信号を生成するク
ロック選択信号生成手段とからなるパルス発生部７０
と、パルス発生部７０からのクロック選択信号により、
パルス発生部７０からの基準クロック予備と、１／ｎ分
周器１０からの入力クロックのいずれかを選択する選択
器６０とを設ける。
ロック断検出回路８０と、ＶＣＯ４０の出力クロックを
入力して、入力クロックに同期し、１／ｎ分周器１０か
らの基準クロックにより、カウンタ値を０から再開して
基準クロック予備を生成する基準クロック生成手段と、
入力クロックの瞬断発生時に選択器６０に基準クロック
予備を選択させるためのクロック選択信号を生成するク
ロック選択信号生成手段とからなるパルス発生部７０
と、パルス発生部７０からのクロック選択信号により、
パルス発生部７０からの基準クロック予備と、１／ｎ分
周器１０からの入力クロックのいずれかを選択する選択
器６０とを設ける。
【００２１】また、１／ｎ分周器１０の内部に、パルス
発生部７０からのクロック選択信号と基準クロック予備
を入力して内部のカウンタをリセットするリセット信号
を生成するリセット信号生成手段を付加する。
発生部７０からのクロック選択信号と基準クロック予備
を入力して内部のカウンタをリセットするリセット信号
を生成するリセット信号生成手段を付加する。
【００２２】このようにすることにより、入力クロック
が正常なときは、パルス発生部７０で生成する基準クロ
ック予備は、１／ｎ分周器１０出力である基準クロック
によりリセットされて基準クロックに同期するが、入力
クロックが瞬断したときは、断検出回路８０が入力クロ
ック断を検出し、パルス発生部７０内で生成するクロッ
ク選択信号の制御で、選択器６０はパルス発生部７０の
出力する基準クロック予備を選択するので、基準クロッ
クの代わりに基準クロック予備を位相比較器２０に送出
するようにすることが可能になる。
が正常なときは、パルス発生部７０で生成する基準クロ
ック予備は、１／ｎ分周器１０出力である基準クロック
によりリセットされて基準クロックに同期するが、入力
クロックが瞬断したときは、断検出回路８０が入力クロ
ック断を検出し、パルス発生部７０内で生成するクロッ
ク選択信号の制御で、選択器６０はパルス発生部７０の
出力する基準クロック予備を選択するので、基準クロッ
クの代わりに基準クロック予備を位相比較器２０に送出
するようにすることが可能になる。
【００２３】即ち、位相比較器２０には、入力クロック
が瞬断した時は、即、基準クロックの代わりに基準クロ
ック予備が入力するので、ＶＣＯ４０は安定したクロッ
クを生成し、出力することが可能となる。
が瞬断した時は、即、基準クロックの代わりに基準クロ
ック予備が入力するので、ＶＣＯ４０は安定したクロッ
クを生成し、出力することが可能となる。
【００２４】また、このようにして得られたＶＣＯ４０
の出力クロックをデータ乗換回路のメモリ部１４０，１
５０に書き込まれたデータの読み出しクロックに利用す
ることにより、データスリップの発生頻度を減少させた
データ伝送が可能となる。
の出力クロックをデータ乗換回路のメモリ部１４０，１
５０に書き込まれたデータの読み出しクロックに利用す
ることにより、データスリップの発生頻度を減少させた
データ伝送が可能となる。
【００２５】
【実施例】次に、実施例について、図２，図３を用いて
説明する。図２は本発明の実施例としてのパルス発生回
路と１／ｎ分周器例で、図３は本発明の実施例の動作説
明図である。
説明する。図２は本発明の実施例としてのパルス発生回
路と１／ｎ分周器例で、図３は本発明の実施例の動作説
明図である。
【００２６】図中、図１，図６と同じ符号は同じものを
示し、１１，７１1,７１2 は１／Ｍ分周器、１２，７２
1,７２2 はデコーダ（ＤＥＣ）、１３，７３1,７３2 は
論理積回路（ＡＮＤ）、１４，７４1,７４2 は立上り微
分回路、７０はパルス発生部、８０は断検出回路であ
る。
示し、１１，７１1,７１2 は１／Ｍ分周器、１２，７２
1,７２2 はデコーダ（ＤＥＣ）、１３，７３1,７３2 は
論理積回路（ＡＮＤ）、１４，７４1,７４2 は立上り微
分回路、７０はパルス発生部、８０は断検出回路であ
る。
【００２７】なお、図１及び図２に示す○数字は、図３
に示す○数字の信号と一致する。また、図３は１／ｎ分
周器１０のｎを６とした場合の例である。図２におい
て、１／ｎ分周器１０の論理積回路ＡＮＤ１３と立上り
微分回路１４が図１の１／ｎ分周器１０のリセット信号
生成手段１５を構成する。
に示す○数字の信号と一致する。また、図３は１／ｎ分
周器１０のｎを６とした場合の例である。図２におい
て、１／ｎ分周器１０の論理積回路ＡＮＤ１３と立上り
微分回路１４が図１の１／ｎ分周器１０のリセット信号
生成手段１５を構成する。
【００２８】入力クロックが正常なときは、図６に示す
従来例と同じ動作となるが、入力クロックに瞬断が発生
すると、基準クロックとして、ＶＣＯ４０の出力クロッ
クをパルス発生部７０で分周（入力クロックが正常なと
きは入力クロックから生成された基準クロックで強制リ
セットされている）したクロックを基準クロックとして
用いることにより、入力クロック瞬断時の基準クロック
の位相を保持した状態で、ＰＬＯは自走する状態にな
る。（自走する状態では、ＰＬＯの精度により、位相誤
差が生じるが、瞬断期間程度の自走誤差は従来の位相誤
差に比べて十分小さい）。
従来例と同じ動作となるが、入力クロックに瞬断が発生
すると、基準クロックとして、ＶＣＯ４０の出力クロッ
クをパルス発生部７０で分周（入力クロックが正常なと
きは入力クロックから生成された基準クロックで強制リ
セットされている）したクロックを基準クロックとして
用いることにより、入力クロック瞬断時の基準クロック
の位相を保持した状態で、ＰＬＯは自走する状態にな
る。（自走する状態では、ＰＬＯの精度により、位相誤
差が生じるが、瞬断期間程度の自走誤差は従来の位相誤
差に比べて十分小さい）。
【００２９】図１のはパルス発生部７０のクロック選
択信号であるが、入力クロックが正常なときは、入力ク
ロックの分周により生成された基準クロックを選択し、
入力クロックの瞬断を検出した場合は、図２のパルス発
生部７０により生成された基準クロックを選択する（こ
の期間、入力クロックの１／ｎ分周は、パルス発生部７
０からの強制リセット信号（基準クロック予備）によ
り、位相合わせを行う）。その後、入力クロックの復旧
により、入力クロックで生成された基準クロックを選択
するものである。
択信号であるが、入力クロックが正常なときは、入力ク
ロックの分周により生成された基準クロックを選択し、
入力クロックの瞬断を検出した場合は、図２のパルス発
生部７０により生成された基準クロックを選択する（こ
の期間、入力クロックの１／ｎ分周は、パルス発生部７
０からの強制リセット信号（基準クロック予備）によ
り、位相合わせを行う）。その後、入力クロックの復旧
により、入力クロックで生成された基準クロックを選択
するものである。
【００３０】以上の構成により、入力クロックの瞬断に
より発生する基準クロックの位相変動を抑止することが
できる。更に、本発明の位相同期回路の入力クロック瞬
断時の位相変動抑制方法を図４におけるクロック乗換回
路や速度変換回路等のＰＬＯ１１０として用いることが
できる。
より発生する基準クロックの位相変動を抑止することが
できる。更に、本発明の位相同期回路の入力クロック瞬
断時の位相変動抑制方法を図４におけるクロック乗換回
路や速度変換回路等のＰＬＯ１１０として用いることが
できる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
入力クロックの瞬断により発生する基準クロックの位相
変動を抑止することができる。
入力クロックの瞬断により発生する基準クロックの位相
変動を抑止することができる。
【００３２】また、本発明のＰＬＯを伝送装置のクロッ
ク乗換回路や速度変換回路等と組合せることにより、Ｐ
ＬＯの出力の大幅な位相変動を抑止できるので、クロッ
ク乗換回路や速度変換回路等のスリップ発生頻度を減少
させることが可能となる。
ク乗換回路や速度変換回路等と組合せることにより、Ｐ
ＬＯの出力の大幅な位相変動を抑止できるので、クロッ
ク乗換回路や速度変換回路等のスリップ発生頻度を減少
させることが可能となる。
【図１】本発明に係わる位相同期回路の入力クロック瞬
断時の位相変動抑止方法の原理構成図である。
断時の位相変動抑止方法の原理構成図である。
【図２】本発明の実施例としてパルス発生回路と１／ｎ
分周器例である。
分周器例である。
【図３】図２の本発明の実施例の動作説明図である。
【図４】伝送システム構成例におけるクロック乗換回路
例である。
例である。
【図５】クロック乗換回路におけるスリップ発生説明図
である。
である。
【図６】従来の位相同期回路構成例である。
【図７】従来例における回路動作の説明図である。
１０ １／ｎ分周器 １１，７１1,７１2 １／Ｍ分周器 １２，７２1,７２2 デコーダ（ＤＥＣ） １３，７３1,７３2 論理積回路（ＡＮＤ） １４，７４1,７４2 立上り微分回路 ２０ 位相比較器 ３０ ローパスフィルタ ４０ 電圧制御発振器（ＶＣＯ） ５０ １／ｍ分周器 ６０ 選択器（ＳＥＬ） ７０ パルス発生部（ＰＧ） ７５ インバータ（ＩＮＶ） ７６ ＲＳラッチ回路（ＲＳ） ７７ 論理和回路（ＯＲ） ８０ クロック断検出回路 １００ Ｃ局 １１０ 位相同期回路（ＰＬＯ） １２０，１３０ 伝送路終端回路 １４０，１５０ メモリ部 ２００ Ａ局 ３００ Ｂ局
Claims (2)
- 【請求項１】 １／ｎ分周器（１０）、位相比較器（２
０）、ローパスフィルタ（３０）、電圧制御発振器（４
０）及び１／ｍ分周器（５０）からなる位相同期回路で
の、入力クロックの瞬断発生時の位相変動を抑止する位
相同期回路の入力クロック瞬断時の位相変動抑止方法に
おいて、 入力クロックの断を検出する断検出回路（８０）と、 前記電圧制御発振器（４０）の出力クロックを入力して
該入力クロックに同期し、該１／ｎ分周器（１０）から
出力する基準クロックにより、カウント値を０から再開
して基準クロック予備を生成し、かつ、該入力クロック
が瞬断発生時には該基準クロック予備を選択するクロッ
ク選択信号を生成する、基準クロック予備生成手段及び
選択信号生成手段からなるパルス発生部（７０）と、 該パルス発生部（７０）からのクロック選択信号によ
り、該パルス発生部（７０）からの基準クロック予備
と、該１／ｎ分周器（１０）からの基準クロックのいず
れかを選択し送出する選択器（６０）とを設けると共
に、 前記１／ｎ分周器（１０）に、該パルス発生部（７０）
からのクロック選択信号及び基準クロック予備を入力し
て該１／ｎ分周器（１０）内カウンタをリセットするリ
セット信号生成手段（１５）を付加し、 該入力クロックの瞬断発生時には、該断検出回路（８
０）が入力クロック断を検出し、該パルス発生部（７
０）で生成するクロック選択信号の制御で、該選択器
（６０）が該パルス発生部（７０）の出力する該基準ク
ロック予備を選択し、該基準クロック予備を前記位相比
較器（２０）に送出することを特徴とする位相同期回路
入力クロック瞬断時の位相変動抑止方法。 - 【請求項２】 請求項１において、前記電圧制御発振器
（４０）の出力クロックを、データ乗換回路のメモリ部
（１４０）に書き込んだデータの読み出しクロックに利
用したことを特徴とする位相同期回路入力クロック瞬断
時の位相変動抑止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246976A JPH06104887A (ja) | 1992-09-17 | 1992-09-17 | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246976A JPH06104887A (ja) | 1992-09-17 | 1992-09-17 | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104887A true JPH06104887A (ja) | 1994-04-15 |
Family
ID=17156523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246976A Withdrawn JPH06104887A (ja) | 1992-09-17 | 1992-09-17 | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088738A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | Ｐｌｌ回路装置 |
-
1992
- 1992-09-17 JP JP4246976A patent/JPH06104887A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088738A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | Ｐｌｌ回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |