JPH08331189A - クロック位相同期回路 - Google Patents
クロック位相同期回路Info
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- JPH08331189A JPH08331189A JP7130706A JP13070695A JPH08331189A JP H08331189 A JPH08331189 A JP H08331189A JP 7130706 A JP7130706 A JP 7130706A JP 13070695 A JP13070695 A JP 13070695A JP H08331189 A JPH08331189 A JP H08331189A
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- signal
- clock signal
- clock
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Abstract
(57)【要約】
【目的】 受信側の局部周波数発振回路の出力信号が送
信側の局部周波数発振回路の出力信号に位相同期してい
ないディジタル信号の伝送系におけるクロックの位相同
期に関し、位相同期ループを構成することなく、簡潔な
構成で送信側の周波数に受信側のクロックを高速に同期
させることのできるクロック位相同期回路の実現を目的
とする。 【構成】 受信信号からデータクロック信号を再生する
クロック再生回路と、前記再生クロック信号の変化点を
検出して変化点検出パルスを生成する微分回路と、該変
化点検出パルスまたは計数回路自身のキャリアウト信号
によってプリセットされ、前記局部周波数発振回路の出
力する信号に同期してカウントアップし、２進数で表わ
した計数桁の一部をデータクロック信号より高い周波数
のクロック信号として出力する計数回路とを備えること
により構成する。
信側の局部周波数発振回路の出力信号に位相同期してい
ないディジタル信号の伝送系におけるクロックの位相同
期に関し、位相同期ループを構成することなく、簡潔な
構成で送信側の周波数に受信側のクロックを高速に同期
させることのできるクロック位相同期回路の実現を目的
とする。 【構成】 受信信号からデータクロック信号を再生する
クロック再生回路と、前記再生クロック信号の変化点を
検出して変化点検出パルスを生成する微分回路と、該変
化点検出パルスまたは計数回路自身のキャリアウト信号
によってプリセットされ、前記局部周波数発振回路の出
力する信号に同期してカウントアップし、２進数で表わ
した計数桁の一部をデータクロック信号より高い周波数
のクロック信号として出力する計数回路とを備えること
により構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号の伝送
を行う通信方式において、受信装置に内蔵される局部周
波数発振回路の出力信号が送信装置内の局部周波数発振
回路の出力周波数に位相同期していない場合でも、送信
されたディジタルデータが欠損することなく受信される
よう、受信装置内で使用されるクロック信号の位相を制
御して送信側の周波数に同期させるクロック位相同期制
御に関する。
を行う通信方式において、受信装置に内蔵される局部周
波数発振回路の出力信号が送信装置内の局部周波数発振
回路の出力周波数に位相同期していない場合でも、送信
されたディジタルデータが欠損することなく受信される
よう、受信装置内で使用されるクロック信号の位相を制
御して送信側の周波数に同期させるクロック位相同期制
御に関する。
【０００２】
【従来の技術】従来、受信装置に内蔵される局部周波数
発振回路が送信装置内の局部周波数発振回路の出力周波
数に位相同期していない場合、送信されたディジタルデ
ータを欠損なく受信するために、受信装置側で受信デー
タからデータクロックを再生し、この再生クロックを位
相比較の基準信号として局部周波数発振回路を制御する
位相同期ループを構成して、この局部発振周波数を分周
して受信側で必要な全てのクロック信号を生成してい
た。
発振回路が送信装置内の局部周波数発振回路の出力周波
数に位相同期していない場合、送信されたディジタルデ
ータを欠損なく受信するために、受信装置側で受信デー
タからデータクロックを再生し、この再生クロックを位
相比較の基準信号として局部周波数発振回路を制御する
位相同期ループを構成して、この局部発振周波数を分周
して受信側で必要な全てのクロック信号を生成してい
た。
【０００３】すなわち、位相同期ループによりクロック
同期回路が実現されている。このような位相同期ループ
を用いた従来の例としては、「ゲート遅延素子を用いた
キャリア・クロック同期回路の検討」１９９４年電子情
報通信学会春季全国大会Ｂ−３４２、および特開平６−
２２４８７５、同２２４８７４「送受タイミング同期制
御回路」、同２２４８７３「送受タイミング同期方法お
よび制御回路」等がある。
同期回路が実現されている。このような位相同期ループ
を用いた従来の例としては、「ゲート遅延素子を用いた
キャリア・クロック同期回路の検討」１９９４年電子情
報通信学会春季全国大会Ｂ−３４２、および特開平６−
２２４８７５、同２２４８７４「送受タイミング同期制
御回路」、同２２４８７３「送受タイミング同期方法お
よび制御回路」等がある。
【０００４】これらの構成では、位相同期ループを構成
するループフィルタを必要とするため、クロック位相同
期に要する回路規模が大きくなるから、特に携帯用無線
受信装置等の低消費電力および省容積が要求される通信
方式では大きな問題となる。また、受信装置全体のクロ
ック信号の原発振周波数を制御しているので、誤動作防
止のため、一般にループフィルタの時定数は基準信号の
周期の数百倍に設定されている。このため、電源起動時
から受信回路が定常動作に至るまでに数秒程度の長い時
間を必要とする。
するループフィルタを必要とするため、クロック位相同
期に要する回路規模が大きくなるから、特に携帯用無線
受信装置等の低消費電力および省容積が要求される通信
方式では大きな問題となる。また、受信装置全体のクロ
ック信号の原発振周波数を制御しているので、誤動作防
止のため、一般にループフィルタの時定数は基準信号の
周期の数百倍に設定されている。このため、電源起動時
から受信回路が定常動作に至るまでに数秒程度の長い時
間を必要とする。
【０００５】
【発明が解決しようとする課題】上述したような位相同
期ループを用いる方式において、受信側の局部周波数発
振回路が単独でない場合には、それぞれに位相同期ルー
プを構成することになり、消費電力と容積が増大する。
さらに、ディジタル化された復調回路を用いる場合に
は、クロック再生のために位相が連続したクロック信号
が必要であり、復調動作時には局部周波数発振回路が制
御できないため、クロック位相誤差が蓄積し、その後制
御が行われる際に受信装置内のクロック信号の位相をス
リップさせるという問題も生じる。
期ループを用いる方式において、受信側の局部周波数発
振回路が単独でない場合には、それぞれに位相同期ルー
プを構成することになり、消費電力と容積が増大する。
さらに、ディジタル化された復調回路を用いる場合に
は、クロック再生のために位相が連続したクロック信号
が必要であり、復調動作時には局部周波数発振回路が制
御できないため、クロック位相誤差が蓄積し、その後制
御が行われる際に受信装置内のクロック信号の位相をス
リップさせるという問題も生じる。
【０００６】また、位相同期ループを用いない構成とし
て、特開昭６０−２４７３４３「同期クロック発生回
路」があるが、この方式は受信データを用いて送信側ク
ロックと同期した受信クロックを生成する構成であるた
め、再生したクロックを分周する補助カウンタおよび記
憶回路が必要であり、消費電力および容積の削減上望ま
しくないという問題があった。
て、特開昭６０−２４７３４３「同期クロック発生回
路」があるが、この方式は受信データを用いて送信側ク
ロックと同期した受信クロックを生成する構成であるた
め、再生したクロックを分周する補助カウンタおよび記
憶回路が必要であり、消費電力および容積の削減上望ま
しくないという問題があった。
【０００７】以上述べたように、従来のクロック位相同
期回路では、位相同期ループを用いる方式、これを用い
ない方式のいずれもが回路が複雑であるため消費電力が
大きくなるという問題を有していた。
期回路では、位相同期ループを用いる方式、これを用い
ない方式のいずれもが回路が複雑であるため消費電力が
大きくなるという問題を有していた。
【０００８】そして、これらの内、特に、位相同期ルー
プを用いる方式では、局部発振周波数を直接制御するこ
とから、誤動作を防ぐための長い時定数のフィルタを備
える必要があり、電源起動から受信回路が正常動作に至
るまでに長時間を要するという好ましくない問題や、さ
らに、ディジタル化された復調回路を使用する場合に
は、制御が困難になるという問題もあった。
プを用いる方式では、局部発振周波数を直接制御するこ
とから、誤動作を防ぐための長い時定数のフィルタを備
える必要があり、電源起動から受信回路が正常動作に至
るまでに長時間を要するという好ましくない問題や、さ
らに、ディジタル化された復調回路を使用する場合に
は、制御が困難になるという問題もあった。
【０００９】本発明は、このような従来の問題を解決す
るために成されたものであって、位相同期ループを構成
することなく簡潔な構成で送信側の周波数に受信側のク
ロック信号を高速に同期させることのできるクロック位
相同期回路を実現することを目的としている。
るために成されたものであって、位相同期ループを構成
することなく簡潔な構成で送信側の周波数に受信側のク
ロック信号を高速に同期させることのできるクロック位
相同期回路を実現することを目的としている。
【００１０】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
することができる。
目的は、前記特許請求の範囲に記載した手段により達成
することができる。
【００１１】すなわち、請求項１の発明は、送信装置の
局部発信周波数に位相同期していない局部周波数発振回
路を備えたディジタル信号の受信装置において、受信信
号からデータクロック信号を再生するクロック再生回路
と、前記再生クロック信号の変化点を検出して変化点検
出パルスを生成する微分回路と、
局部発信周波数に位相同期していない局部周波数発振回
路を備えたディジタル信号の受信装置において、受信信
号からデータクロック信号を再生するクロック再生回路
と、前記再生クロック信号の変化点を検出して変化点検
出パルスを生成する微分回路と、
【００１２】該変化点検出パルスまたは計数回路自身の
キャリアウト信号によってプリセットされ、前記局部周
波数発振回路の出力する信号に同期してカウントアップ
し、２進数で表わした計数桁の一部をデータクロック信
号より高い周波数のクロック信号として出力する少なく
とも一つの計数回路とを備えることにより構成したもの
である。
キャリアウト信号によってプリセットされ、前記局部周
波数発振回路の出力する信号に同期してカウントアップ
し、２進数で表わした計数桁の一部をデータクロック信
号より高い周波数のクロック信号として出力する少なく
とも一つの計数回路とを備えることにより構成したもの
である。
【００１３】請求項２の発明は、送信装置の局部発信周
波数に位相同期していない局部周波数発振回路を備えた
ディジタル信号の受信装置において、受信信号からデー
タクロック信号を再生するクロック再生回路と、前記再
生クロック信号の変化点を検出して変化点検出パルスを
生成する微分回路と、該変化点検出パルスまたは計数回
路自身のキャリアウト信号によってプリセットされ、
波数に位相同期していない局部周波数発振回路を備えた
ディジタル信号の受信装置において、受信信号からデー
タクロック信号を再生するクロック再生回路と、前記再
生クロック信号の変化点を検出して変化点検出パルスを
生成する微分回路と、該変化点検出パルスまたは計数回
路自身のキャリアウト信号によってプリセットされ、
【００１４】前記局部周波数発振回路の出力する信号に
同期してカウントアップし、２進数で表わした計数桁の
一部をデータクロック信号より高い周波数のクロック信
号として出力する計数回路とを備えると共に、第２の局
部周波数発振回路と、
同期してカウントアップし、２進数で表わした計数桁の
一部をデータクロック信号より高い周波数のクロック信
号として出力する計数回路とを備えると共に、第２の局
部周波数発振回路と、
【００１５】前記変化点検出パルスまたは第２の計数回
路自身のキャリアウト信号によって、プリセットされ、
第２の局部周波数発振回路の出力する信号に同期してカ
ウントアップし、２進数で表わした計数桁の一部をデー
タクロック信号より高い周波数のクロック信号として、
出力する第２の計数回路とより成るクロック生成回路を
少なくとも１組備えて構成したものである。
路自身のキャリアウト信号によって、プリセットされ、
第２の局部周波数発振回路の出力する信号に同期してカ
ウントアップし、２進数で表わした計数桁の一部をデー
タクロック信号より高い周波数のクロック信号として、
出力する第２の計数回路とより成るクロック生成回路を
少なくとも１組備えて構成したものである。
【００１６】請求項３の発明は、送信装置の局部発信周
波数に位相同期していない局部周波数発振回路を備えた
ディジタル信号の受信装置において、受信信号からデー
タクロック信号を再生するクロック再生回路と、前記再
生クロック信号の変化点を検出して変化点検出パルスを
生成する微分回路と、該変化点検出パルスまたは計数回
路自身のキャリアウト信号によってプリセットされ、
波数に位相同期していない局部周波数発振回路を備えた
ディジタル信号の受信装置において、受信信号からデー
タクロック信号を再生するクロック再生回路と、前記再
生クロック信号の変化点を検出して変化点検出パルスを
生成する微分回路と、該変化点検出パルスまたは計数回
路自身のキャリアウト信号によってプリセットされ、
【００１７】前記局部周波数発振回路の出力する信号に
同期してカウントアップし、２進数で表わした計数桁の
一部をデータクロック信号より高い周波数のクロック信
号として出力する計数回路と少なくとも１つの第２の局
部周波数発振回路とを備えると共に、
同期してカウントアップし、２進数で表わした計数桁の
一部をデータクロック信号より高い周波数のクロック信
号として出力する計数回路と少なくとも１つの第２の局
部周波数発振回路とを備えると共に、
【００１８】前記変化点検出パルスまたは第２の計数回
路自身のキャリアウト信号によって、プリセットされ、
局部周波数発振回路または第２の局部周波数発振回路の
出力する信号に同期してカウントアップし、２進数で表
わした計数桁の一部をデータクロック信号より高い周波
数のクロック信号として、出力する第２の計数回路を少
なくとも１つ備えて構成したものである。
路自身のキャリアウト信号によって、プリセットされ、
局部周波数発振回路または第２の局部周波数発振回路の
出力する信号に同期してカウントアップし、２進数で表
わした計数桁の一部をデータクロック信号より高い周波
数のクロック信号として、出力する第２の計数回路を少
なくとも１つ備えて構成したものである。
【００１９】請求項４の発明は、請求項１あるいは請求
項２の発明に、さらに、受信信号データ列に含まれるフ
レーム同期語を検出して同期語検出パルスを生成する同
期語検出回路と、該同期語検出パルスまたは計数回路自
身のキャリアウト信号によってプリセットされ、前記局
部周波数発振回路の出力する信号、または、他の計数回
路の出力するクロック信号に同期してカウントアップ
し、２進数で表わした計数桁の一部をデータクロック信
号より低い周波数のクロック信号として出力する計数回
路を備えて構成したものである。
項２の発明に、さらに、受信信号データ列に含まれるフ
レーム同期語を検出して同期語検出パルスを生成する同
期語検出回路と、該同期語検出パルスまたは計数回路自
身のキャリアウト信号によってプリセットされ、前記局
部周波数発振回路の出力する信号、または、他の計数回
路の出力するクロック信号に同期してカウントアップ
し、２進数で表わした計数桁の一部をデータクロック信
号より低い周波数のクロック信号として出力する計数回
路を備えて構成したものである。
【００２０】
【作用】本発明によるクロック位相同期回路は、再生ク
ロックが受信側の局部周波数発振回路の周波数に関係な
く送信側の局部発振周波数に位相同期していることを利
用し、受信側局部発振周波数をカウントして各部クロッ
ク信号を生成する計数回路のプリセットタイミングを再
生クロックに同期して与えることにより、受信側クロッ
ク信号の位相を送信側に同期させるようにしている。
ロックが受信側の局部周波数発振回路の周波数に関係な
く送信側の局部発振周波数に位相同期していることを利
用し、受信側局部発振周波数をカウントして各部クロッ
ク信号を生成する計数回路のプリセットタイミングを再
生クロックに同期して与えることにより、受信側クロッ
ク信号の位相を送信側に同期させるようにしている。
【００２１】この方式を採ることによって消費電力が多
く、かつ、時定数の長い位相同期ループを構成すること
なく、複数の局部周波数発振回路がある場合でも、受信
側のクロック信号を送信側に同期させる位相制御を容易
に実現できる。さらに、復調回路に与えるクロック信号
は、位相同期制御を受けない局部周波数発振回路の出力
信号であるため位相連続となり、復調回路のディジタル
化が容易になる。
く、かつ、時定数の長い位相同期ループを構成すること
なく、複数の局部周波数発振回路がある場合でも、受信
側のクロック信号を送信側に同期させる位相制御を容易
に実現できる。さらに、復調回路に与えるクロック信号
は、位相同期制御を受けない局部周波数発振回路の出力
信号であるため位相連続となり、復調回路のディジタル
化が容易になる。
【００２２】
【実施例】図１は本発明の第１の実施例を示す図でる。
同図において、数字符号１０１は復調回路、１０２はク
ロック再生回路、１０３は微分回路、１０４は第１計数
回路、１０５は論理和回路、１０６は第１局部周波数発
振回路を表わしている。
同図において、数字符号１０１は復調回路、１０２はク
ロック再生回路、１０３は微分回路、１０４は第１計数
回路、１０５は論理和回路、１０６は第１局部周波数発
振回路を表わしている。
【００２３】また、数字符号１１０は受信ベースバンド
信号、１１１は再生クロック、１１２は変化点検出パル
ス、１１３はキャリアウト、１１４は第１局部周波数発
振回路の出力信号、１１５はプリセット信号、１１６は
復調データ、１１７は計数値、１１８はクロック信号、
１１９は現在値を表わしている。
信号、１１１は再生クロック、１１２は変化点検出パル
ス、１１３はキャリアウト、１１４は第１局部周波数発
振回路の出力信号、１１５はプリセット信号、１１６は
復調データ、１１７は計数値、１１８はクロック信号、
１１９は現在値を表わしている。
【００２４】図２は、計数回路の桁数を“２”とし、計
数値を“０”とした場合の本実施例の動作を説明するタ
イミング図で、各信号に付された数字符号は、図１中の
上記数字符号と対応している。
数値を“０”とした場合の本実施例の動作を説明するタ
イミング図で、各信号に付された数字符号は、図１中の
上記数字符号と対応している。
【００２５】図１、図２において、受信信号１１０は、
復調回路１０１に入力され、クロック再生回路１０２で
クロック再生された後、復調される。再生クロック１１
１は第１局部周波数発振回路１０６の出力信号１１４を
用いて微分回路１０３で、その変化点が検出される。微
分回路１０３で得られた変化点検出パルス１１２とキャ
リアウト１１３の論理和が、第１計数回路１０４のプリ
セット信号１１５として与えられる。
復調回路１０１に入力され、クロック再生回路１０２で
クロック再生された後、復調される。再生クロック１１
１は第１局部周波数発振回路１０６の出力信号１１４を
用いて微分回路１０３で、その変化点が検出される。微
分回路１０３で得られた変化点検出パルス１１２とキャ
リアウト１１３の論理和が、第１計数回路１０４のプリ
セット信号１１５として与えられる。
【００２６】第１計数回路１０４は、第１局部周波数発
振回路１０６の出力信号をカウントしており、プリセッ
ト信号が入力されると計数値１１７を設定し、キャリア
ウト信号１１３を出力する。クロック信号１１８は、第
１計数回路１０４が保持している２進数で表わされてい
る現在値１１９の任意の桁から得ることができる。この
際、計数回路の桁数をｎ、２n-1 より小さい計数値を
Ｍ、局部発振周波数をｆとすると、クロック信号の周期
Ｔは“数１”で与えられる。
振回路１０６の出力信号をカウントしており、プリセッ
ト信号が入力されると計数値１１７を設定し、キャリア
ウト信号１１３を出力する。クロック信号１１８は、第
１計数回路１０４が保持している２進数で表わされてい
る現在値１１９の任意の桁から得ることができる。この
際、計数回路の桁数をｎ、２n-1 より小さい計数値を
Ｍ、局部発振周波数をｆとすると、クロック信号の周期
Ｔは“数１”で与えられる。
【００２７】
【数１】 本実施例のクロック位相同期回路では、再生クロックを
微分した信号により計数回路が初期計数値を読み込むの
で、生成されるクロック信号の位相は送信側クロックの
位相に合致する。また、クロック信号の位相スリップ
は、再生クロックの周期が生成したクロック信号の１周
期以上ずれなければ発生しない。
微分した信号により計数回路が初期計数値を読み込むの
で、生成されるクロック信号の位相は送信側クロックの
位相に合致する。また、クロック信号の位相スリップ
は、再生クロックの周期が生成したクロック信号の１周
期以上ずれなければ発生しない。
【００２８】図３は本発明の第２の実施例を示す図であ
る。同図において、数字符号１０１〜１０６および１１
１〜１１９は図１と同様であり、２０４は第２計数回
路、２０５は論理和回路、２０６は第２局部周波数発振
回路を表わしている。
る。同図において、数字符号１０１〜１０６および１１
１〜１１９は図１と同様であり、２０４は第２計数回
路、２０５は論理和回路、２０６は第２局部周波数発振
回路を表わしている。
【００２９】また、数字符号２１３はキャリアウト、２
１４は第２局部周波数発振回路の出力信号、２１５はプ
リセット信号、２１７は第２計数値、２１８は第２クロ
ック信号、２１９は第２現在値を表わしている。
１４は第２局部周波数発振回路の出力信号、２１５はプ
リセット信号、２１７は第２計数値、２１８は第２クロ
ック信号、２１９は第２現在値を表わしている。
【００３０】本実施例は、受信側で２系統のクロック信
号を必要とする場合の構成を示すもので、先に図１に示
したクロック位相同期回路に加え、１０６とは別の周波
数を発振する第２の局部周波数発振回路２０６と、この
第２局部周波数発信回路２０６の出力信号２１４をカウ
ントし、変化点検出パルス１１２と第２のキャリアウト
２１３の論理和出力２１５により第２の計数値２１７を
プリセットする第２の計数回路２０４を備えている。
号を必要とする場合の構成を示すもので、先に図１に示
したクロック位相同期回路に加え、１０６とは別の周波
数を発振する第２の局部周波数発振回路２０６と、この
第２局部周波数発信回路２０６の出力信号２１４をカウ
ントし、変化点検出パルス１１２と第２のキャリアウト
２１３の論理和出力２１５により第２の計数値２１７を
プリセットする第２の計数回路２０４を備えている。
【００３１】第２のクロック信号２１８は、第２の計数
回路が保持している第２の現在値２１９の任意の桁から
得る。この実施例では、受信側で２系統のクロック信号
を得る場合のものについて示しているが、これに限るも
のではなく、この構成に準じてクロック生成回路さえ必
要数設ければ、任意の複数系統のクロック信号を得られ
るものであることは言うまでもない。
回路が保持している第２の現在値２１９の任意の桁から
得る。この実施例では、受信側で２系統のクロック信号
を得る場合のものについて示しているが、これに限るも
のではなく、この構成に準じてクロック生成回路さえ必
要数設ければ、任意の複数系統のクロック信号を得られ
るものであることは言うまでもない。
【００３２】そして、このような構成を用いることによ
り、受信側に複数の局部周波数発振回路を備えてそれぞ
れ異なる周波数のクロック信号を生成する場合でも、す
べてのクロック信号の位相を送信側のクロック信号に同
期させることができる。
り、受信側に複数の局部周波数発振回路を備えてそれぞ
れ異なる周波数のクロック信号を生成する場合でも、す
べてのクロック信号の位相を送信側のクロック信号に同
期させることができる。
【００３３】また、図３に示す実施例では、第２計数回
路のクロックを第２局部周波数発振回路から得るものを
示しているが、クロック信号として、第１局部周波数発
振回路１０６の出力信号を用いるようにしても良い。こ
の場合、第２計数値の値を変えることによって、異なる
周波数のクロックが得られることは、先に示した“数
１”からも明らかである。
路のクロックを第２局部周波数発振回路から得るものを
示しているが、クロック信号として、第１局部周波数発
振回路１０６の出力信号を用いるようにしても良い。こ
の場合、第２計数値の値を変えることによって、異なる
周波数のクロックが得られることは、先に示した“数
１”からも明らかである。
【００３４】さらに、第２計数回路を複数設けた場合に
それぞれの計数回路のクロックとして、第１局部周波数
発振回路の出力、あるいは、複数の第２局部周波数発振
回路出力の内の任意のものを使用するようにすることも
できる。
それぞれの計数回路のクロックとして、第１局部周波数
発振回路の出力、あるいは、複数の第２局部周波数発振
回路出力の内の任意のものを使用するようにすることも
できる。
【００３５】図４は本発明の第３の実施例を示す図であ
る。同図において、数字符号１０１〜１０６および１１
１〜１１９は図１と同様であり、３０１は同期語検出回
路、３０４は第３計数回路、３０５は論理和回路を表わ
している。また、３１２は同期語検出パルス、３１３は
キャリアウト、３１５はプリセット信号、３１７は第３
計数値、３１８は第３クロック信号、３１９は第３現在
値を示している。
る。同図において、数字符号１０１〜１０６および１１
１〜１１９は図１と同様であり、３０１は同期語検出回
路、３０４は第３計数回路、３０５は論理和回路を表わ
している。また、３１２は同期語検出パルス、３１３は
キャリアウト、３１５はプリセット信号、３１７は第３
計数値、３１８は第３クロック信号、３１９は第３現在
値を示している。
【００３６】図５は計数回路の桁数を“２”とし、計数
値を“０”とした場合の本実施例の動作を説明するタイ
ミング図で、各信号に付された数字符号は、図１および
図３中の信号に付された数字符号と対応している。
値を“０”とした場合の本実施例の動作を説明するタイ
ミング図で、各信号に付された数字符号は、図１および
図３中の信号に付された数字符号と対応している。
【００３７】本実施例は先に図１に示したクロック位相
同期回路に加え、復調データ１１６から同期語を検出し
て同期語検出パルス３１２を出力する同期語検出回路３
０１と、同期語検出パルス３１２と第３のキャリアウト
３１３の論理和出力３１５により第３の計数値３１７を
プリセットする第３の計数回路３０４を備えている。
同期回路に加え、復調データ１１６から同期語を検出し
て同期語検出パルス３１２を出力する同期語検出回路３
０１と、同期語検出パルス３１２と第３のキャリアウト
３１３の論理和出力３１５により第３の計数値３１７を
プリセットする第３の計数回路３０４を備えている。
【００３８】第３のクロック信号３１８は、第３の計数
回路が保持している第３の現在値３１９の任意の桁から
得る。第３キャリアウトと同期語検出パルスの論理和に
より、第３計数器が初期計数値を読み込み、第１クロッ
ク信号より低い周波数の第３クロック信号が生成され
る。
回路が保持している第３の現在値３１９の任意の桁から
得る。第３キャリアウトと同期語検出パルスの論理和に
より、第３計数器が初期計数値を読み込み、第１クロッ
ク信号より低い周波数の第３クロック信号が生成され
る。
【００３９】再生クロックでプリセットする計数回路で
は、再生クロックよりも低い周波数の低速クロック信号
を生成することができないが、本構成を用いることによ
り、第１クロック信号が送信側クロックに同期している
ため、同期語検出パルス間隔までの低い周波数でかつ送
信側クロックに位相同期したクロック信号の生成が可能
になる。
は、再生クロックよりも低い周波数の低速クロック信号
を生成することができないが、本構成を用いることによ
り、第１クロック信号が送信側クロックに同期している
ため、同期語検出パルス間隔までの低い周波数でかつ送
信側クロックに位相同期したクロック信号の生成が可能
になる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
受信側の局部発振周波数の位相および周波数が送信側の
局部発振周波数と一致していなくても、分周回路から生
成されるクロック信号は送信側から伝送されたデータク
ロックの位相に同期するため、復調データの欠損は発生
しない。また、再生クロックよりも低い周波数の低速ク
ロック信号も送信側に位相同期させて生成することがで
きる。さらに、局部周波数発振回路以外はすべてディジ
タル回路で構成できるため小型かつ低消費電力化が容易
である。
受信側の局部発振周波数の位相および周波数が送信側の
局部発振周波数と一致していなくても、分周回路から生
成されるクロック信号は送信側から伝送されたデータク
ロックの位相に同期するため、復調データの欠損は発生
しない。また、再生クロックよりも低い周波数の低速ク
ロック信号も送信側に位相同期させて生成することがで
きる。さらに、局部周波数発振回路以外はすべてディジ
タル回路で構成できるため小型かつ低消費電力化が容易
である。
【図１】本発明の第１の実施例を示す図である。
【図２】第１の実施例の動作を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】第３の実施例の動作を示すタイミング図であ
る。
る。
１０１ 復調回路 １０２ クロック再生回路 １０３ 微分回路 １０４ 第１計数回路 １０５ 論理和回路 １０６ 第１局部周波数発振回路 １１０ 受信ベースバンド信号 １１１ 再生クロック １１２ 変化点検出パルス １１３，２１３，３１３ キャリアウト信号 １１４ 局部周波数発振回路の出力信号 １１５，２１５，３１５ プリセット信号 １１６ 復調データ １１７ 計数値 １１８ クロック信号 １１９ 現在値 ２０４ 第２計数回路 ２０５，３０５ 論理和回路 ２０６ 第２局部周波数発振回路 ２１４ 第２局部周波数発振回路の出力信号 ２１７ 第２計数値 ２１８ 第２クロック信号 ２１９ 第２現在値 ３０１ 同期語検出回路 ３０４ 第３計数回路 ３１２ 同期語検出パルス ３１７ 第３計数値 ３１８ 第３クロック信号 ３１９ 第３現在値
Claims (4)
- 【請求項１】 送信装置の局部発信周波数に位相同期し
ていない局部周波数発振回路を備えたディジタル信号の
受信装置において、 受信信号からデータクロック信号を再生するクロック再
生回路と、 前記再生クロック信号の変化点を検出して変化点検出パ
ルスを生成する微分回路と、 該変化点検出パルスまたは計数回路自身のキャリアウト
信号によってプリセットされ、前記局部周波数発振回路
の出力する信号に同期してカウントアップし、２進数で
表わした計数桁の一部をデータクロック信号より高い周
波数のクロック信号として出力する少なくとも１つの計
数回路とを備えたことを特徴とするクロック位相同期回
路。 - 【請求項２】 送信装置の局部発信周波数に位相同期し
ていない局部周波数発振回路を備えたディジタル信号の
受信装置において、 受信信号からデータクロック信号を再生するクロック再
生回路と、 前記再生クロック信号の変化点を検出して変化点検出パ
ルスを生成する微分回路と、 該変化点検出パルスまたは計数回路自身のキャリアウト
信号によってプリセットされ、前記局部周波数発振回路
の出力する信号に同期してカウントアップし、２進数で
表わした計数桁の一部をデータクロック信号より高い周
波数のクロック信号として出力する計数回路とを備える
と共に、 第２の局部周波数発振回路と、 前記変化点検出パルスまたは第２の計数回路自身のキャ
リアウト信号によって、プリセットされ、第２の局部周
波数発振回路の出力する信号に同期してカウントアップ
し、２進数で表わした計数桁の一部をデータクロック信
号より高い周波数のクロック信号として、出力する第２
の計数回路と、より成るクロック生成回路を少なくとも
１組備えたことを特徴とするクロック位相同期回路。 - 【請求項３】 送信装置の局部発信周波数に位相同期し
ていない局部周波数発振回路を備えたディジタル信号の
受信装置において、 受信信号からデータクロック信号を再生するクロック再
生回路と、 前記再生クロック信号の変化点を検出して変化点検出パ
ルスを生成する微分回路と、 該変化点検出パルスまたは計数回路自身のキャリアウト
信号によってプリセットされ、前記局部周波数発振回路
の出力する信号に同期してカウントアップし、２進数で
表わした計数桁の一部をデータクロック信号より高い周
波数のクロック信号として出力する計数回路と少なくと
も１つの第２の局部周波数発振回路とを備えると共に、 前記変化点検出パルスまたは第２の計数回路自身のキャ
リアウト信号によって、プリセットされ、局部周波数発
振回路または第２の局部周波数発振回路の出力する信号
に同期してカウントアップし、２進数で表わした計数桁
の一部をデータクロック信号より高い周波数のクロック
信号として、出力する第２の計数回路を少なくとも１つ
備えたことを特徴とするクロック位相同期回路。 - 【請求項４】 受信信号データ列に含まれるフレーム同
期語を検出して同期語検出パルスを生成する同期語検出
回路と、 該同期語検出パルスまたは計数回路自身のキャリアウト
信号によってプリセットされ、前記局部周波数発振回路
の出力する信号、または、他の計数回路の出力するクロ
ック信号に同期してカウントアップし、２進数で表わし
た計数桁の一部をデータクロック信号より低い周波数の
クロック信号として出力する計数回路を備えた請求項１
〜請求項３の内いずれか１項に記載のクロック位相同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130706A JPH08331189A (ja) | 1995-05-29 | 1995-05-29 | クロック位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130706A JPH08331189A (ja) | 1995-05-29 | 1995-05-29 | クロック位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331189A true JPH08331189A (ja) | 1996-12-13 |
Family
ID=15040679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130706A Pending JPH08331189A (ja) | 1995-05-29 | 1995-05-29 | クロック位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08331189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| WO2009048716A1 (en) * | 2007-10-08 | 2009-04-16 | Freescale Semiconductor, Inc. | Clock circuit with clock transfer capability and method |
-
1995
- 1995-05-29 JP JP7130706A patent/JPH08331189A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| EP1367762A1 (en) * | 2001-02-27 | 2003-12-03 | Toa Corporation | Clock reproduction circuit |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| EP1367762A4 (en) * | 2001-02-27 | 2006-05-17 | Toa Corp | CLOCK REPRODUCTION CIRCUIT |
| WO2009048716A1 (en) * | 2007-10-08 | 2009-04-16 | Freescale Semiconductor, Inc. | Clock circuit with clock transfer capability and method |
| US8204166B2 (en) | 2007-10-08 | 2012-06-19 | Freescale Semiconductor, Inc. | Clock circuit with clock transfer capability and method |
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