KR100251640B1 - 디지털통신시스템의클럭재생장치 - Google Patents

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Abstract

본 발명은 디지털 통신 시스템에서 수신한 양극성 신호로부터 클럭을 재생하는 장치에 있어서, 각 극성 신호의 잡음을 제거하는 제1 및 제2 디지털 필터와, 상기 제1 및 제2 디지털 필터의 출력을 논리합하여 수신 데이터를 출력하는 오아게이트와, 상기 수신 데이터를 소정 지연시키는 지연부와, 상기 지연부의 출력으로부터 상승 에지를 검출하는 에지검출부와, 상기 수신데이터를 근거로 기준신호인 소정의 펄스를 생성하며, 상기 펄스의 폭은 상기 상승 에지의 검출에 따르는 펄스 발생부와, 상기 기준신호로부터 각 극성에 대한 위상 오차를 검출하는 위상검출부와, 상기 각 극성에 대한 위상 오차를 소정의 클럭으로 카운트하고 그 값이 일정 임계치에 이르면 증가 혹은 감소요구신호를 발생하는 위상오차 계산부와, 온도 보상 수정 발진기에서 발생되는 소정의 주파수를 갖는 신호를 상기 증가요구신호, 정상상태, 상기 감소요구신호의 발생에 각각 대응하여 제1, 제2, 제3분주하는 발진부와, 상기 발진부의 출력을 소정 분주하여 재생 클럭을 출력하는 분주부로 구성된다.

Description

디지털 통신 시스템의 클럭 재생장치{APPARATUS FOR REGENERATING CLOCK IN DIGITAL COMMUNICATION SYSTEM}
본 발명은 디지털 통신 시스템에 있어서 클럭 재생 장치에 관한 것으로, 특히 양극성 신호인 G.703 수신 데이터로부터 소정의 기준신호를 생성하고 클럭을 재생하는 장치에 관한 것이다.
일반적으로 디지털(Digital) 전송은 아날로그(Analog) 전송에 비해서 채널당 대역폭이 많이 소요된다. 또한 경제성을 고려해볼 때 디지털 전송보다는 아날로그 전송이 더 유리하다. 그럼에도 불구하고 디지털 전송 방식이 계속 발전해 온 것은 디지털 전송이 그 전송 과정에서 생기는 신호의 왜곡이 없고 신호처리가 용이한 점 등 다수의 이점을 가지기 때문이다.
디지털 통신에 사용되는 신호는 흔히 단극성 신호인 TTL(Transistor Transistor Logic) 혹은 CMOS(Complementary Metal-Oxide-Semiconductor)신호가 사용된다. 그러나 국사간 통신 혹은 국사내 다른 시스템과의 신호 전송은 단극성 (unipolar) 신호로는 전송이 어렵다. 이러한 경우에는 단극성 신호를 양극성 (bipolar) 신호로 변환하여 사용하게 된다. G.703 64Kbps 양방향(codirectional) 데이터 전송의 경우에도 이와 같은 방법을 사용한다. 즉 64Kbps '1' 신호를 '1100'인 256Kbps 신호로, 64Kbps '0' 신호를 '1010'인 256Kbps 신호로 변환시키는 선로부호화 방식을 사용한다. 송신측에서는 이렇게 주파수를 64Kbps에서 256Kbps로 높여서 양극성 신호로 변환하여 전송하고 수신측에서는 데이터로부터 클럭, 즉 256Kbps를 재생하고 그 재생된 클럭으로부터 수신 데이터를 추출해낸다. 이 과정에서 수신 데이터로부터 기준신호를 생성하게 되는데, 이것은 위상동기루프(Phase Locked Loop: 이하 PLL이라 함.)를 구현하는데 중요한 요소(factor)가 된다.
도 1은 종래의 클럭 재생 장치의 블록 구성도로서, 아날로그-PLL 방식을 채택한 것이다.
수신된 양극성 신호가 단극성 신호 RD+, RD-로 변환되어 도시한 바와 같이 오아게이트 10에 입력되면 상기 오아게이트 10은 그 두 신호를 논리합하여 수신 데이터 DAT를 출력한다. 펄스생성부 100은 상기 수신 데이터 DAT로부터 소정의 폭을 갖는 펄스를 기준신호 REF로서 생성한다. 구체적으로, 지연부 24에서 상기 수신 데이터 DAT를 소정 지연시켜 출력하면 에지검출부 25는 상기 지연부 24의 출력으로부터 상승 에지를 검출한다. 펄스 발생부 26은 소정의 펄스를 생성하는데, 상기 펄스의 폭은 상기 상승 에지의 검출에 따른다.
위상비교기 11은 상기 기준신호 REF와 내부에서 생성된 가변신호 VAR를 비교한 후 위상오차
Figure pat00001
를 검출한다. 루프필터 12는 상기 위상오차
Figure pat00002
의 크기에 따라 제어전압의 변화 폭을 결정한다. 전압제어발진기(Voltage Controlled Oscillator: 이하 VCO라 함.) 13은 상기 제어전압에 일치하는 256KHz 클럭을 생성한다.
그런데 상기 도 1의 구성은 연산증폭기, VCO 등과 같은 능동(active)소자 및 저항, 콘덴서, 코일 등과 같은 수동소자가 외부에 별도로 필요하다. 또한 이들 소자들은 온도, 습도 등의 환경 요인에 많은 영향을 미치기 때문에 동일한 회로 특성을 얻기 어렵다. 그러므로 제품을 생산할 때 많은 제작 공정이 필요하며, 생산 원가를 높이는 문제점을 갖고 있다.
다른 측면에서, 양극성인 G.703 신호를 단극성으로 변환하게 되면 전송 구간에서 발생하는 임펄스(impulse)성 잡음 및 레벨 검출에 의한 슬라이싱(slicing) 과정에서 글리치(glitch)가 발생될 수 있다. 글리치에 의한 클럭 재생시의 문제점은 루프필터 12로써 해결할 수 있으나 수신 데이터에 대한 잡음은 제거할 수 없어 에러를 유발할 우려가 높다.
또 다른 측면에서, G.703 신호의 수신 데이터가 0[1010]인 경우에는 256KHz 주파수의 클럭 재생이 용이하나, 1[1100] 신호의 경우 클럭 재생이 어렵다. 경우에 따라서는 루프 필터의 수동 소자들의 크기가 변경될 경우 1[1100]신호가 반복되면 클럭 재생에 실패할 가능성이 많다.
따라서 본 발명의 목적은 양극성 신호인 G.703 수신 데이터로부터 소정의 기준신호를 생성하고 클럭을 재생할 때 안정된 클럭을 재생하여 시스템의 에러를 감소시키고 어떤 환경에서도 안정된 동작을 할 수 있도록 하는 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은, 디지털 통신 시스템에서 수신한 양 극성 신호로부터 클럭을 재생하는 장치에 있어서, 각 극성 신호의 잡음을 제거하는 제1 및 제2 디지털 필터와, 상기 제1 및 제2 디지털 필터의 출력을 논리합하여 수신 데이터를 출력하는 오아게이트와, 상기 수신 데이터를 소정 지연시키는 지연부와, 상기 지연부의 출력으로부터 상승 에지를 검출하는 에지검출부와, 상기 수신데이터를 근거로 기준신호인 소정의 펄스를 생성하며, 상기 펄스의 폭은 상기 상승 에지의 검출에 따르는 펄스 발생부와, 상기 기준신호로부터 각 극성에 대한 위상 오차를 검출하는 위상검출부와, 상기 각 극성에 대한 위상 오차를 소정의 클럭으로 카운트하고 그 값이 일정 임계치에 이르면 증가 혹은 감소요구신호를 발생하는 위상오차 계산부와, 온도 보상 수정 발진기에서 발생되는 소정의 주파수를 갖는 신호를 상기 증가요구신호, 정상상태, 상기 감소요구신호의 발생에 각각 대응하여 제1, 제2, 제3분주하는 발진부와, 상기 발진부의 출력을 소정 분주하여 재생 클럭을 출력하는 분주부로 구성됨을 특징으로 한다.
도 1은 종래의 클럭 재생 장치의 블록 구성도
도 2는 본 발명의 실시 예에 따른 클럭 재생 장치의 블록 구성도
도 3은 도 2의 클럭 재생 장치의 동작 타이밍도
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시 예에 따른 클럭 재생 장치의 블록 구성도로서, 디지털-PLL 방식을 채택한 것이다.
수신된 양극성 신호가 단극성 신호 RD+, RD-로 변환되어 도시한 바와 같이 각각 제1 및 제2디지털 필터 21, 22로 입력된다. 상기 제1 및 제2디지털 필터 21, 22는 각 극성 신호의 잡음을 제거한다. 오아게이트 10은 상기 제1 및 제2디지털 필터 21, 22의 출력을 논리합하여 수신 데이터 DAT를 출력한다. 펄스생성부 100은 상기 수신 데이터 DAT로부터 소정의 폭을 갖는 펄스를 기준신호 REF로서 생성한다. 구체적으로, 지연부 24에서 상기 수신 데이터 DAT를 소정 지연시켜 출력하면 에지검출부 25는 상기 지연부 24의 출력으로부터 상승 에지를 검출한다. 펄스 출력부 26은 소정의 펄스를 생성하는데, 상기 펄스의 폭은 상기 상승 에지의 검출에 따른다.
디지털 PLL부 200은 위상검출부 27, 위상오차 계산부 28과 재생클럭출력부 55로 이루어진다. 상기 위상검출부 27은 상기 기준신호로부터 각 극성에 대한 위상 오차를 검출한다. 상기 위상오차 계산부 28은 상기 각 극성에 대한 위상 오차를 소정의 클럭으로 카운트하고 그 값이 일정 임계치에 이르면 감소요구신호 Dec 혹은 증가요구신호 Inc를 발생한다. 상기 재생클럭출력부 55는 온도 보상 수정 발진기(Temperature Compensation Crystal Oscillator: 이하 TCXO라 함.)서 발생되는 소정의 주파수를 갖는 신호를 상기 감소요구신호 Dec 혹은 증가요구신호 Inc의 발생 상태에 따라 소정 분주하여 재생 클럭을 출력한다.
상기 재생클럭출력부 55는 상기 TCXO에서 발생되는 소정의 주파수를 갖는 신호를 상기 증가요구신호 Dec, 정상상태, 상기 감소요구신호 Inc의 발생에 각각 대응하여 제1, 제2, 제3분주하는 발진부(number controlled oscillator) 29와, 상기 발진부 29의 출력을 소정 분주하여 재생 클럭을 출력하는 분주부 30으로 이루어진다.
도 3은 도 2의 클럭 재생 장치의 동작 타이밍도이다. 상기 클럭 재생 장치의 동작을 상기 타이밍도에 의거 구체적으로 설명하면 다음과 같다.
(3a)는 64Kbps 데이터를 나타내고, (3b)는 256Kbps 데이터를 나타낸다.
(3c)는 잡음 성분이 포함된 G.703 신호이고, (3d)는 상기 잡음 성분 때문에 G.703 신호로부터 변환된 RD+신호에 글리치가 존재하는 형태를 나타낸다. (3e)는 상기 G.703 신호로부터 변환된 RD-신호의 형태를 나타낸다. 본 실시예에서 사용한 제1 혹은 제2디지털 필터 21, 22는 다수결 논리 정정 방법을 사용하는데, TCXO의 출력인 16.384MHz 클럭으로 RD+, RD- 신호를 읽고 연속된 '1' 사이에 포함된 소수의 '0'을 '1'로 간주한다. 동일한 방법으로, 연속된 '0' 사이에 포함된 소수의 '1'을 '0'으로 간주한다. 이렇게 생성된 RDP신호 혹은 RDN신호는 원래 신호에 포함된 글리치를 제거하며, 원래 신호에 비해 다소의 시간 지연이 발생한다. 상기 RDP신호와 RDN신호를 논리적으로 합한 신호가 수신 데이터 DAT이고, 이 수신 데이터 DAT는 종래의 경우보다 잡음 내성(immunity)이 강해진다. (3f)는 상기 RDP신호이고, (3g)는 상기 RDN신호이며, (3h)는 상기 수신 데이터 DAT이다.
(3i)는 상기 수신 데이터 DAT로부터 생성된 소정의 폭을 갖는 펄스, 즉 기준신호 REF를 나타낸 것이다. (3j)는 내부에서 생성된 가변신호 VAR을 나타낸 것이다. 도 2를 참조하면, 수신 데이터 DAT는 지연부 24에 의해 소정 시간 지연되는데, 그 이유는 본 실시 예에서 적용된 기준신호 REF의 펄스 폭이 256KHz 재생 클럭 주기보다 작으므로 재생 클럭이 수신 데이터 DAT의 중간에서 정확히 읽기 위해 필요하다. 에지검출부 25 및 펄스출력부 26은 상기 지연부 24에서 출력되는 신호의 상승 에지로부터 시작되는 펄스를 상기 (3i)에 도시한 바와 같이 생성한다. 이렇게 생성된 신호가 디지털-PLL부 200의 기준 클럭이며, 상기 펄스의 폭은 상기 (3j)에 도시한 가변신호 VAR의 주기보다 적게 한다. 이러한 방법은 수신 신호가 1[1100]이든 0[1010]인 경우이든 동일한 기준신호를 생성함으로써 신호의 형태에 관계없이 동일한 재생 특성을 가지도록 한다. 위상검출부 27은 상기 기준신호 주기동안만 위상 오차를 검출한다. 상기 기준신호 주기동안 가변신호 VAR이 하이[1]일 경우 '-' 위상오차[-
Figure pat00003
]로 간주하며, 로우[0]일 경우 '+' 위상오차[+
Figure pat00004
]로 간주한다. 위상오차 계산부 28은 위상 오차를 16.384MHz 클럭으로 카운트한다. 즉 상기 위상오차 계산부 28은 상기 '-' 위상오차[-
Figure pat00005
]와 '+' 위상오차[+
Figure pat00006
]를 계속해서 계수하여 일정 임계치 이상에 이를 경우 감소요구신호 Dec 혹은 증가요구신호 Inc를 생성한다. 상기 감소요구신호 Dec 혹은 증가요구신호 Inc가 모두 존재하지 않으면, 즉 정상적으로 동작되면 발진부 29는 상기 16.384MHz 클럭을 4분주한다. 반면에 상기 감소요구신호 Dec가 존재할 경우에는 5분주하고, 상기 증가요구신호 Inc가 존재할 경우 3분주한다. 256KHz 재생 클럭은 상기 발진기 26의 출력을 16분주해서 얻어지며, 이 신호는 디지털-PLL부 200의 가변신호 VAR로서 피드백된다. 본 실시 예에서 사용한 상기 256Kbps의 주파수는 수신 데이터를 리타이밍(retiming)하는 데 사용하며, (3j)에 도시한 바와 같이 수신 데이터 DAT의 중간에서 정확히 읽을 수 있다.
본 실시예에서는 VCO 대신에 TCXO를 사용한다. 상기 VCO는 아날로그 디바이스로서 온도 변화, 습도 등 외부 환경에 민감할 뿐만 아니라 디지털-PLL회로에서 사용되어지는 상기 TCXO에 비하여 비싸다. 다시 말해서, 상기 TCXO의 경우 가격이 상대적으로 저렴하며 외부 환경 변화에 민감하지 않아 좋다. 또한 상기 TCXO는 유닛(unit)내에서 여러 집적회로에서 공통적으로 사용할 수 있으므로 한 개의 유닛에서 여러 개의 클럭 재생(recovery)회로가 필요할 경우 더욱 유리하다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같은 본 발명은 안정된 클럭 재생을 위해 클럭 재생에 필요한 모든 회로를 디지털화함으로써 시스템의 에러를 감소시키고 어떤 환경에서도 시스템이 안정된 동작을 할 수 있게 하는 장점이 있다.

Claims (6)

  1. 디지털 통신 시스템의 클럭 재생 장치에 있어서,
    수신되는 양극성 신호를 극성 신호로 변환한 각각의 극성 신호를 입력하여 각 극성신호의 잡음을 제거하는 제1 및 제2디지털 필터와,
    상기 제1 및 제2디지털 필터의 출력을 논리합하여 수신 데이터를 출력하는 오아게이트와,
    상기 수신 데이터를 소정 지연시키는 지연부와,
    상기 지연부의 출력으로부터 상승 에지를 검출하는 에지검출부와,
    상기 상승 에지의 검출에 따르는 폭을 가지는 소정의 펄스를 기준신호로 출력하는 펄스출력부와,
    상기 기준신호로부터 각 극성에 대한 위상 오차를 검출하는 위상검출부와,
    상기 각 극성에 대한 위상 오차를 소정의 클럭으로 카운트하고 그 값이 일정 임계치에 이르면 증가 혹은 감소요구신호를 발생하는 위상오차 계산부와,
    온도 보상 수정 발진기에서 발생되는 소정의 주파수를 갖는 신호를 상기 증가 혹은 감소요구신호의 발생 상태에 따라 각각 분주하는 발진부와,
    상기 발진부의 출력을 소정 분주하여 재생클럭을 출력하는 재생클럭출력부로 구성됨을 특징으로 하는 디지털 통신 시스템의 클럭재생 장치.
  2. 제1항에 있어서,
    상기 수신 데이터는 G.703 64Kbps 양극성 신호이며, 상기 온도 보상 수정 발진기에서 발생되는 신호는 16.384MHz임을 특징으로 하는 디지털 통신 시스템의 클럭 재생 장치.
  3. 제2항에 있어서,
    상기 수신 데이터는 256Kbps의 직렬 신호임을 특징으로 하는 디지털 통신 시스템의 클럭 재생 장치.
  4. 제1항에 있어서,
    상기 재생 클럭이 상기 위상검출부로 피드백되도록 구성함을 특징으로 하는 디지털 통신 시스템의 클럭 재생 장치.
  5. 제1항에 있어서,
    상기 펄스 폭은 상기 재생 클럭의 주기보다 짧음을 특징으로 하는 디지털 통신 시스템의 클럭 재생 장치.
  6. 디지털 통신 시스템에서 수신한 양 극성 신호로부터 클럭을 재생하는 장치에 있어서,
    각 극성 신호의 잡음을 제거하는 제1 및 제2 디지털 필터와,
    상기 제1 및 제2 디지털 필터의 출력을 논리합하여 수신 데이터를 출력하는 오아게이트와,
    상기 수신 데이터를 소정 지연시키는 지연부와,
    상기 지연부의 출력으로부터 상승 에지를 검출하는 에지검출부와,
    상기 수신데이터를 근거로 기준신호인 소정의 펄스를 생성하며, 상기 펄스의 폭은 상기 상승 에지의 검출에 따르는 펄스 발생부와,
    상기 기준신호로부터 각 극성에 대한 위상 오차를 검출하는 위상검출부와,
    상기 각 극성에 대한 위상 오차를 소정의 클럭으로 카운트하고 그 값이 일정 임계치에 이르면 증가요구신호 혹은 감소요구신호를 발생하는 위상오차 계산부와,
    온도 보상 수정 발진기에서 발생되는 소정의 주파수를 갖는 신호를 상기 증가요구신호, 정상상태, 상기 감소요구신호의 발생에 각각 대응하여 제1, 제2, 제3분주하는 발진부와,
    상기 발진부의 출력을 소정 분주하여 재생 클럭을 출력하는 분주부로 구성됨을 특징으로 하는 디지털 통신 시스템의 클럭 재생 장치.
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