CN108010476B - 一种视频信号传输时钟发生装置及方法 - Google Patents

Abstract

本发明公开了一种视频信号传输时钟发生装置及方法，其装置具有视频时钟接口、视频数据接口、配置参数接口、输入时钟频率精确检测单元、上层配置模块和时钟重配单元；输入时钟频率精确检测单元生成基准时钟，将接收的输入视频时钟进行稳定、调相位、调时钟域和倍频生成同步检测时钟，根据基准时钟生成单位时间信号；根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；通过配置参数接口获取上层配置的参数，根据配置参数、预存的PLL参数表以及输入时钟频率值进行时钟重配，获得可配置的视频信号传输时钟；其装置及方法可根据任意频率输入的视频信号时钟以及需求获得频率、相位可灵活配置的视频信号传输时钟。

Description

一种视频信号传输时钟发生装置及方法

技术领域

本发明属于液晶模组检测技术领域，具体涉及一种视频信号传输时钟发生装置及方法。

背景技术

在生产线进行液晶模组检查时，经常需要对不同场频、不同图像时钟频率下模组的点屏效果进行检测，在不同的场频和时钟频率下频繁切换。但现有的图像信号产生设备当上电后其输出图像的场频和图像时钟都是固定的，无法进行灵活切换，为此需要一种可根据配置灵活调整输出时钟频率、相位的设备以满足液晶模组检测需求。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种视频信号传输时钟发生装置及方法，其目的在于将任意频率输入的视频信号时钟转换成所需要的输出视频时钟信号、且输出视频时钟频率、相位可由上层配置灵活改变。

为实现上述目的，按照本发明的一个方面，提供了一种视频信号传输时钟发生装置，包括基于FPGA实现，具有用于接收输入视频时钟、输入视频数据、输出视频信号配置参数的视频时钟接口、视频数据接口、配置参数接口；

还包括输入时钟频率精确检测单元、上层配置模块和时钟重配单元；

其输入时钟频率精确检测单元用于生成基准时钟，并用于将通过视频时钟接口接收的输入视频时钟进行稳定处理生成稳定的视频时钟，并对所述稳定的视频时钟进行调相位、调时钟域处理和倍频处理生成同步检测时钟，以及根据基准时钟生成单位时间信号；并用于根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得精确的输入时钟频率值；

其上层配置模块用于通过配置参数接口获取上层配置的输出视频信号配置参数；

其时钟重配单元用于根据上述的输出视频信号配置参数、预存的PLL参数表以及所述的输入时钟频率值进行时钟重配，获得可配置的“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”、“输出视频数据的IO串化时钟”和“输出视频数据的系统byte时钟”。

优选的，上述视频信号传输时钟发生装置，还包括串化单元，以及用于输出视频数据的串化比特、视频时钟的串化比特的数据串化比特接口、时钟串化比特接口；

其中，串化单元用于根据上述的“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”生成视频时钟的串化比特，并用于根据上述的“输出视频数据的IO串化时钟”、“输出视频数据的系统byte时钟”生成视频数据的串化模块比特。

优选的，上述视频信号传输时钟发生装置，其输入时钟频率精确检测单元包括输入时钟稳定模块、基准时钟产生模块、单位时间产生模块以及时钟频率检测模块；

其中，输入时钟稳定模块用于进行连续输入监测，具体的，是在有连续的输入视频时钟进入的情况下生成“输入时钟监测信号”发送到基准时钟产生模块和时钟频率检测模块；并用于对连续输入的视频时钟进行去抖动、去毛刺、均衡以及增加信号幅值的稳定处理，生成稳定的视频时钟发送到基准时钟产生模块；

基准时钟产生模块用于生成基准时钟，并用于根据“输入时钟监测信号”和该基准时钟对上述稳定的视频时钟进行提升精度、去抖动、以及调整相位、调整时钟域的处理使其与基准时钟保持严格同步并处于同一全局时钟域上，并对调整后的视频时钟进行M倍频生成“同步检测时钟”，其中，M为不小于2的自然数；

单位时间产生模块用于根据上述的基准时钟生成连续周期的脉冲信号形式的“单位时间信号”；

时钟频率检测模块用于采用DCFIFO(Double Clock FIFO，读写时钟独立)以上述基准时钟作为写时钟缓存上述的“单位时间信号”、以上述的“同步检测时钟”作为读时钟从DCFIFO中读出缓存的“单位时间信号”转换成该“同步检测时钟”的时钟域的电平状态标志，并对电平状态标志中的高电平计数；将高电平计数除以M获得本次检测到的输入视频时钟频率值；

优选的，上述视频信号传输时钟发生装置，还包括时钟频率值缓存模块，该时钟频率值缓存模块用于缓存检测到的输入视频时钟频率值；

该时钟频率值缓存模块优选包括两个RAM，将第n秒时检测的频率值保存到其中一个RAM1中，将第(n+1)秒时检测的频率值保存到另一个RAM2中；

时钟频率值缓存模块以一秒为一个周期，当第n秒时检测频率值并将保存到RAM1中，当第(n+1)秒时，则一方面继续第(n+1秒)的频率检测并将检测的频率值保存到RAM2中，另一方面对第n秒时保存到RAM1中的频率值进行筛选以去除由于输入的视频时钟跳变引起的异常频率值；其中n为自然数。

优选的，上述视频信号传输时钟发生装置，其时钟重配单元包括时钟重配模块、PLL倍频参数存储表、PLL重配置操作模块、第一PLL模块和第二PLL模块；

其中，时钟重配模块用于接收输入时钟频率精确检测单元输出的输入时钟频率值，根据上层配置模块对输入视频参数和输出视频参数的配置生成第一PLL模块和第二PLL模块的倍频操作模式，并根据该倍频操作模式从PLL倍频参数存储表8中取出与上述“输入时钟频率值”以及上层配置匹配的PLL倍频系数，包括PLL倍频系数、分频系数、输出分频系数、输出频率相位值，输入频率相位值，VCO震荡频率；

PLL倍频参数存储表用于存储预先设定的PLL参数；

PLL重配置操作模块用于将PLL倍频系数转换成PLL的器件物理层配置信号；

第一PLL模块用于根据上述的器件物理层配置信号以及输入时钟稳定模块输出的稳定的视频时钟生成“输出视频时钟的IO串化时钟”和“输出视频时钟的系统byte时钟”；

第二PLL模块用于根据上述的器件物理层配置信号以及输入时钟稳定模块输出的稳定的视频时钟生成“输出视频数据的IO串化时钟”和“输出视频数据的系统byte时钟”。

优选的，上述视频信号传输时钟发生装置，其串化单元包括视频数据转换模块、输出视频时钟的串化模块和输出视频数据的串化模块；

其中，输出视频时钟的串化模块用于根据第一PLL模块输出的“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”以及时钟重配模块输出的输出视频时钟的串化比数值生成视频时钟的串化比特；

输出视频数据的串化模块用于根据第二PLL模块输出的“输出视频时钟的IO串化时钟”、“输出视频数据的系统byte时钟”对视频数据转换模块输出的视频数据进行串并转换，输出串化的视频数据的串化比特。

为实现本发明目的，按照本发明的另一方面，提供了一种视频信号传输时钟发生方法，具体包括如下步骤：

(1)在有连续的输入视频时钟进入的情况下将接收到的连续输入视频时钟进行稳定处理生成稳定的视频时钟；

(2)生成基准时钟，根据该基准时钟生成单位时间信号；所述单位时间信号为连续周期的脉冲信号；

对该稳定的视频时钟进行调相位、调时钟域处理和倍频处理生成同步检测时钟；并根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；

在接收到的视频时钟输入不稳定的情况下，则停止提升精度、去抖动的稳定处理以及调相位、调时钟域处理和倍频处理的处理，以避免引入外部干扰而引发误操作；

(3)根据上层配置的输出视频信号配置参数、预存的PLL参数表以及所述的输入时钟频率值进行时钟重配，获得可配置的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟、输出视频数据的IO串化时钟和输出视频数据的系统byte时钟。

优选地，上述的视频信号传输时钟发生方法，还包括如下串化处理的步骤(4)；

(4)根据输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟生成视频时钟的串化比特；根据所述的输出视频数据的IO串化时钟、输出视频数据的系统byte时钟以及视频输入数据生成视频数据的串化比特。

优选地，上述的视频信号传输时钟发生方法，其步骤(2)包括如下子步骤：

(2.1)生成一个高精度的基准时钟；所述基准时钟无抖动，不受环境温度变化影响，不受到外部干扰影响；并根据所述基准时钟生成连续周期的脉冲信号作为单位时间信号；

(2.2)采用FPGA器件含有的时钟管理单元和IO缓冲延时调整单元调整所述稳定的视频时钟的相位，使其与所述基准时钟保持严格同步；

并利用FPGA器件内的全局时钟网络将相位调整后的视频时钟与所述基准时钟调整到同一全局时钟域上；

(2.3)将同步后的视频时钟进行M倍频生成同步检测时钟；M为不小于2的自然数；

这样处理的有益效果在于：在后续检测和改变时钟频率相位时避免出现时序错误，从而导致检测出的频率值和改变后的频率值有错误或误差；而且用M倍于输入视频时钟频率的检测时钟去检测时钟，则能更加精确的检测到不到1Mhz的频率(譬如能检测到输入75.5MHz，而不是误差成为75MHz)；

(2.4)在有连续稳定的视频时钟输入时以所述基准时钟作为写时钟对所述单位时间信号进行缓存，并以所述同步检测时钟作为读时钟读取缓存的单位时间信号转换成电平状态标志并对所述电平状态标志中的高电平进行计数；将高电平计数值除以M获得本次检测到的输入视频时钟频率值。

优选地，上述的视频信号传输时钟发生方法，还包括对检测到的输入视频时钟频率值进行缓存的步骤如下：

(a)以一秒为一个周期，在第n秒时进行频率值检测并将检测到的输入时钟频率值保存到一个随机存取存储器RAM1中；

(b)在第(n+1)秒时，继续第(n+1)秒的频率检测并将检测到的输入时钟频率值保存到另一个随机存取存储器RAM2中；并同步地对第n秒保存到RAM1中的频率值采用概率大数法则和正态分布原理进行筛选以去除由于输入的视频时钟跳变引起的异常频率值；其中n为自然数。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

(1)本发明提供的视频信号传输时钟发生装置及方法，通过配置参数接口获取上层配置的参数，根据配置参数、预存的PLL参数表以及检测到的精确地输入时钟频率值进行时钟重配，获得可配置的视频信号传输时钟；该装置及方法可根据任意频率输入的视频信号时钟以及需求获得频率、相位可灵活配置的视频信号传输时钟；

(2)本发明提供的视频信号传输时钟发生装置及方法，对输入视频时钟的连续稳定性进行监测，仅在接收到连续稳定的输入视频时钟时通过“输入时钟监测信号”进行指示，通知后续模块进行处理；否则关闭视频时钟输入接口，停止后续同步处理，以避免外部干扰进入引发误操作，提高输入时钟频率检测的准确度；

(3)本发明提供的视频信号传输时钟发生装置及方法，其时钟频率检测模块5没有收到“输入时钟监测信号”时其内部的DCFIFO处于复位状态，只有当收到“输入时钟监测信号”其模块内部和DCFIFO才开始工作，这样避免上一次频率检测结果对本次频率检测产生的影响；收到“输入时钟监测信号”后，时钟频率检测模块5内部的DCFIFO在同步检测时钟的控制下，将单位时间信号从FIFO中读出，并进行时钟域转换，该时钟域转换处理可避免后续对高电平计数操作出现跨时钟域情况而导致的计数错误问题，由此进一步提高输入时钟频率检测的准确度；

(4)本发明提供的视频信号传输时钟发生装置及方法，其优选方案将同步后的视频时钟进行M倍的倍频后生成“同步检测时钟”来进行输入视频时钟的频率检测，由此可避免在后续检测和改变时钟频率相位时出现时序错误，从而导致检测出的频率值和改变后的频率值有错误和误差，并用M倍于输入视频时钟频率的检测时钟去检测时钟，则能更加精确的检测到不到1Mhz的频率。

附图说明

图1是本发明提供的视频信号传输时钟发生装置的一个实施例的示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例提供的视频信号传输时钟发生装置，基于FPGA实现，具体参照图1，包括视频数据转换模块1、输入时钟稳定模块2、基准时钟产生模块3、单位时间产生模块4、时钟频率检测模块5、上层配置模块6、时钟重配模块7、PLL倍频参数存储表8、PLL重配置操作模块9、第一PLL模块10、第二PLL模块11、输出视频时钟的串化模块12、输出视频数据的串化模块13和时钟频率值缓存模块5-1；

其中，视频数据转换模块1用于根据输入视频时钟对输入视频数据进行采样，并对采样后得到的本地图像数据进行缓存；

并用于根据上层视频配置参数(譬如配置为输入双link视频、输出单link视频)采用“输出视频数据的系统byte时钟”将输入的视频数据转换成配置的输出视频数据形式(譬如将输入双link视频数据转换成单link视频数据形式输出)。

输入时钟稳定模块2用于判断是否有连续的输入视频时钟进入，并在有连续输入视频时钟进入时用于对输入视频时钟进行去抖动、去毛刺、均衡以及增加信号幅值的稳定处理，将其还原成稳定的视频时钟发送到基准时钟产生模块3，并生成“输入时钟监测信号”发送到基准时钟产生模块3和时钟频率检测模块5；

若进入输入时钟稳定模块2的输入视频时钟信号很短暂、不连续则被判定为外部干扰，输入时钟稳定模块2则不予理会，直到输入视频时钟信号持续一定时间后输入时钟稳定模块2才进行稳定处理。

基准时钟产生模块3用于生成一个基准时钟，并用于根据“输入时钟监测信号”和该基准时钟对输入时钟稳定模块2输出的视频时钟进行提升精度、去抖动处理，以及调整相位、调整时钟域的处理使其与基准时钟保持严格同步并处于同一全局时钟域上，并对调整后的视频时钟进行四倍频生成“同步检测时钟”。

单位时间产生模块4用于根据基准时钟产生模块3生成的基准时钟生成连续周期的脉冲信号形式的“单位时间信号”。

时钟频率检测模块5包括一个DCFIFO(Double Clock FIFO，读写时钟独立)，以基准时钟产生模块3输出的基准时钟作为DCFIFO写入侧的写操作时钟将上述的“单位时间信号”写入到DCFIFO中，以基准时钟产生模块3输出的同步检测时钟作为DCFIFO读出侧的读操作时钟；

时钟频率检测模块5用于采用该DCFIFO缓存接收到的“单位时间信号”，并用于在接收到输入时钟稳定模块2输出的“输入时钟监测信号”后，在“同步检测时钟”的控制下将缓存的“单位时间信号”读出并转换成“同步检测时钟”的时钟域的电平状态标志，并对电平状态标志中的高电平计数，将计数值除以基准时钟产生模块3的倍频倍数得到此次检测到的输入视频时钟的频率值，以避免后续对高电平计数操作出现跨时钟域情况而导致的计数错误。

时钟频率值缓存模块5-1用于缓存检测到的输入视频时钟的频率值；

上层配置模块6用于接收外部输入的输出视频信号配置参数；

时钟重配模块7用于接收时钟频率检测模块5输出的输入时钟频率值，根据上层配置模块6对输入视频参数和输出视频参数的配置生成后续各PLL的倍频操作模式，并根据该倍频操作模式从PLL倍频参数存储表8中取出与该“输入时钟频率值”以及上层配置匹配的PLL倍频系数，包括PLL倍频系数、分频系数、输出分频系数、输出频率相位值，输入频率相位值，VCO震荡频率；

PLL倍频参数存储表8用于存储预先设定的PLL参数；

PLL重配置操作模块9用于将PLL倍频系数转换成PLL的器件物理层配置信号；

第一PLL模块10、第二PLL模块11分别用于根据上述的器件物理层配置信号以及输入时钟稳定模块2输出的稳定的视频时钟生成“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”、“输出视频数据的IO串化时钟”、“输出视频数据的系统byte时钟”；

输出视频时钟的串化模块12用于根据第一PLL模块10输出的“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”以及时钟重配模块7输出的输出视频时钟的串化比数值生成视频时钟的串化bit；

输出视频数据的串化模块13用于根据第二PLL模块11输出的“输出视频时钟的IO串化时钟”、“输出视频数据的系统byte时钟”对视频数据转换模块1输出的视频数据进行串并转换，输出串化的视频数据的串化bit。

根据上层配置采用实施例提供的视频信号传输时钟发生装置生成所需要的串化的视频时钟的串化bit和视频数据的串化bit的过程详细描述如下。

1、上电后，模块6输入上层配置的输出视频信号参数，如输出的视频类型，输出link数(或lane数)输出时钟频率以及相位。

2、上电后，在视频数据转换模块1中采用输入视频时钟对输入视频数据采样并将其图像数据缓存到视频数据转换模块1中。

3、将输入时钟送入输入时钟稳定模块2进行稳定，去抖动，去毛刺，均衡处理，增加信号幅值，将其还原成标准的视频时钟，以便于后续模块操作；且输入时钟稳定模块2也检查是否有输入时钟进入，当有输入时钟，将其稳定后一方面输出给后续模块，一方面产生“输入时钟监测信号”告知后续模块可以进行操作。输入时钟稳定模块2还负责检测是否有连续的时钟输入，若输入信号很短暂则判定为外部干扰，输入时钟稳定模块2不处理，当输入信号持续一定时间后输入时钟稳定模块2才进行处理。

4、对输入视频时钟的检测其频率，具体如下：

上电后，模块3产生一个高精度的基准时钟(频率100MHz)，该基准时钟无抖动，不受环境温度变化影响，不受到外部干扰影响。当模块2将稳定的标准输入视频时钟送入模块3后，并产生“输入时钟监测信号”；

基准时钟产生模块3收到“输入时钟监测信号”后，先打开输入视频时钟接口，将输入时钟稳定模块2输出的视频时钟进一步提升精度和去抖动，使其不受环境温度变化影响、不受到外部干扰影响、使其达到基准时钟的水平；

再通过使用FPGA器件含有的时钟管理单元和IO缓冲延时调整单元来调整其相位，使其与基准时钟保持严格同步(即两个时钟在初始时刻时其信号上升沿是同步的，虽然两者周期不同，但在若干周期后，两者又重新在新的周期起始时上升沿同步)；

然后利用FPGA器件内的全局时钟网络，将相位调整后的视频时钟与基准时钟调整到同一全局时钟域上，即成为一个同步电路系统中的相关联的时钟；再将同步后的视频时钟进行四倍频生成“同步检测时钟”，发送到时钟频率检测模块；这样处理的有益效果在于：在后续检测和改变时钟频率相位时避免出现时序错误，从而导致检测出的频率值和改变后的频率值有错误或误差；而且用4倍于输入视频时钟频率的检测时钟去检测时钟，则能更加精确的检测到不到1Mhz的频率(譬如能检测到输入75.5MHz，而不是误差成为75MHz)；若基准时钟产生模块3没有收到“输入时钟监测信号”，则关闭输入视频时钟，停止后续的提升精度、去抖动以及同步操作，以避免引入外部干扰而引发误操作。

单位时间产生模块4根据基准时钟产生模块3生成的基准时钟生成连续周期的脉冲信号形式的“单位时间信号”并发送到时钟频率检测模块5，其脉冲的高电平持续一个1μs时间，低电平持续1ms时间，由于是基于高精度高稳定性的基准时钟产生，故而在任何周期时，高电平和低电平持续时间都极为精准不会有偏差。

时钟频率检测模块5内有一个DCFIFO(Double Clock FIFO，读写时钟独立)，在该DCFIFO的写入测，基准时钟为其DCFIFO写操作时钟，单位时间信号送入其写操作端口；在该DCFIFO的读出测，同步检测时钟为其DCFIFO读操作时钟。

当时钟频率检测模块5没有收到“输入时钟监测信号”其模块内部包括FIFO都是复位的；当收到“输入时钟监测信号”，时钟频率检测模块5内部和及其DCFIFO才开始工作，这样避免上一次检测结果对本次检测产生的影响。

当收到“输入时钟监测信号”后，时钟频率检测模块5内部的FIFO在同步检测时钟的控制下，将单位时间信号从FIFO中读出，并转换成该同步检测时钟的时钟域的电平状态标志(转换到同一时钟域的目的在于避免后续对高电平计数操作出现跨时钟域情况而导致的计数错误)；当该电平状态标志为高电平时，则对高电平计数，当该标志变为低电平时则停止计数，由于是4倍频的视频时钟频率计数，故对计数值除以4得到此次检测到的输入视频时钟的频率值，将本次获得的频率值缓存到模块5-1的RAM1中，当下一个高电平时重新对视频时钟频率计数，当下一个高电平结束后算出下一个频率值并再次缓存到模块5-1的RAM1中。

本实施例中，时钟频率检测模块5以一秒为一个大周期，当第n秒时进行检查频率值并将它们保存到RAM1中，当第n+1秒时，则一方面继续第n+1秒时的检测频率值并保存到RAM2中，另一方面对第n秒时保存到RAM1中的频率值进行筛选，由于输入视频时钟是不间断的输入并检测，但由于外部环境原因或图像信号源稳定性原因，使得输入的视频时钟频率值并非总保持一个理想的常量，而是在一个标称频率值下(譬如75MHz)有突发性的上下跳变(譬如上跳变到76Mhz，下跳变到74MHz)，突发改变的时钟值为非正常值，为避免这种突发性的时钟变化对后续时钟频率倍频变化和视频时钟输出产生影响，故要剔除这些非正常值，保留正常值。

对这些频率进行筛选时，对所有保存的频率值进行统计，并采用概率大数法则和正态分布原理(即大多数值在一个很小范围内均匀变化，只有少数值在该范围外有不同程度的改变，则将这些大多数值在这个小范围中进行平均，从而得到一个平均值可看成标称频率值)得到理想的输入时钟频率值，并将该频率值发送到时钟重配模块7；

由此，时钟频率检测模块5在某一秒内检测并缓存频率在RAM1中，同时对另RAM2筛选一个标称值，到下一秒开始前，这个筛选工作已经完成并将频率值送入到下一个模块中；而在下一秒内检测当前频率值并缓存在RAM2中，同时对RAM1中上一秒的值进行筛选；即筛选上一秒的频率值与检测缓存当前秒的频率值在同时处理。

5、当时钟重配模块模块7接收到筛选的输入时钟频率值，根据上层配置模块6对输入视频参数和输出视频参数的配置从PLL倍频参数存储表8中取出合适的PLL倍频参数(后续模块通过PLL来产生需要的时钟频率)。

譬如当上层配置为输入为双link视频信号，输出为单link视频信号时，输出视频时钟相位与输出视频数据信号相位是反向的，即输出时钟bit的边沿在输出数据bit的中心，输出时钟是DDR模式(即输出时钟的上升沿和下降沿都能采样到数据中心)；由于FPGA内部逻辑产生的数据是在时钟上升沿得到的，而FPGA之后的设备也是在FPGA输出时钟的上升沿接收FPGA输出数据；为确保接收可靠性，在FPGA输出时对输出时钟相位进行反向处理，以使得输出时钟的上升沿在输出数据的中间出现。

时钟重配模块模块7则生成各PLL的倍频操作模式，使得后续PLL要进行两倍频操作，具体的：(1)用于输出视频时钟的PLL-1：输入视频时钟为75MHz，输出系统byte时钟频率为两倍频的150MHz，输出IO串化时钟为150MHz×4＝600MHz，输出时钟相位为180°；(2)用于输出视频数据的PLL-2：输入视频时钟为75MHz，输出系统byte时钟频率为两倍频的150MHz，输出IO串化时钟为150MHz×8＝1200MHz，输出时钟相位为0°。

时钟重配模块模块7还根据各PLL的倍频操作模式从PLL倍频参数存储表8中查找查与需求匹配的各PLL倍频系数；譬如PLL倍频系数、分频系数、输出分频系数、输出频率相位值，输入频率相位值，VCO震荡频率等。这些参数的值会由于不同的输入频率范围、不同的倍频需求、不同的相位而不同，且要根据PLL特性来确定，若输入频率、倍频、相位范围很大，则参数值较多，为了快速取得这些参数，本发明采用查表法，预先将不同频率、倍频、相位等变量对应的各个PLL参数确定下来固化到PLL倍频参数存储表8中；当检测到输入视频时钟为某个频率值，且根据上层配置得到出倍频需求、相位需求时，则从PLL倍频参数存储表8中查找出与需求相匹配的各个PLL倍频系数，由此迅速而准确的找到合适的参数值，使得输出时钟能快速改变到正确频率上。

并且，时钟重配模块模块7还根据上层配置的参数产生输出视频时钟的待串化的时钟值，譬如上例中，输出视频时钟为4倍频的DDR模式，则模块7产生4bit的时钟值：1010，该时钟值再经过模块12串化成标准的时钟传输bit。

6、当PLL重配置操作模块9接收到时钟重配模块7发送的两个PLL倍频系数，则按照FPGA PLL重配置操作步骤和要求，将其转换成PLL的器件物理层配置信号并发送到第一PLL模块10、第二PLL模块11；第一PLL模块10根据稳定的视频时钟产生“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”发送到输出视频时钟的串化模块12、第二PLL模块11根据稳定的视频时钟生成“输出视频数据的IO串化时钟”、“输出视频数据的系统byte时钟”发送到输出视频数据的串化模块13，分别转换成视频串化bit。

7、当视频数据转换模块1接收到第二PLL模块11输出的“输出视频数据的系统byte时钟”，则根据接收到的输出视频信号配置参数(譬如输入双link视频、输出单link视频)使用该系统byte时钟对输入视频数据进行转换(譬如将输入双link视频数据转换成单link视频数据形式输出)，将转换得到的输出视频数据发送到输出视频数据的串化模块13的SERDES组件单元进行串并转换，输出所需要的串化的视频bit数据。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种视频信号传输时钟发生装置，基于FPGA实现，其特征在于，具有用于接收输入视频时钟、输入视频数据、输出视频信号配置参数的视频时钟接口、视频数据接口、配置参数接口；

还包括输入时钟频率精确检测单元、上层配置模块和时钟重配单元；

所述输入时钟频率精确检测单元用于生成基准时钟，并用于将通过视频时钟接口接收的输入视频时钟进行稳定处理生成稳定的视频时钟，并对所述稳定的视频时钟进行调相位、调时钟域处理和倍频处理生成同步检测时钟，以及根据基准时钟生成单位时间信号；并用于根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；

所述上层配置模块用于通过所述配置参数接口获取上层配置的输出视频信号配置参数；

所述时钟重配单元用于根据所述输出视频信号配置参数、预存的PLL参数表以及所述的输入时钟频率值进行时钟重配，获得频率、相位可配置的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟、输出视频数据的IO串化时钟和输出视频数据的系统byte时钟。

2.如权利要求1所述的视频信号传输时钟发生装置，其特征在于还包括串化单元，以及用于输出视频数据的串化比特、视频时钟的串化比特的数据串化比特接口、时钟串化比特接口；

所述串化单元用于根据所述的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟生成视频时钟的串化比特，并用于根据所述的输出视频数据的IO串化时钟、输出视频数据的系统byte时钟生成视频数据的串化比特。

3.如权利要求1或2所述的视频信号传输时钟发生装置，其特征在于，所述输入时钟频率精确检测单元包括输入时钟稳定模块、基准时钟产生模块、单位时间产生模块以及时钟频率检测模块；

所述输入时钟稳定模块用于进行连续输入监测，在有连续的输入视频时钟进入的情况下生成输入时钟监测信号发送到基准时钟产生模块和时钟频率检测模块；并用于对连续的输入视频时钟进行去抖动、去毛刺、均衡以及增加信号幅值的稳定处理，生成稳定的视频时钟发送到基准时钟产生模块；

所述基准时钟产生模块用于生成基准时钟，并用于根据所述输入时钟监测信号和所述基准时钟对所述稳定的视频时钟进行提升精度、去抖动、以及调整相位、调整时钟域的处理使其与基准时钟保持同步并处于同一全局时钟域上，并对调整后的视频时钟进行M倍频生成同步检测时钟，其中，M为不小于2的自然数；

所述单位时间产生模块用于根据上述的基准时钟生成连续周期的脉冲信号形式的单位时间信号；

所述时钟频率检测模块用于采用DCFIFO以所述基准时钟作为写时钟缓存所述的单位时间信号、以所述的同步检测时钟作为读时钟从DCFIFO中读出缓存的单位时间信号并转换成所述同步检测时钟的时钟域的电平状态标志，对电平状态标志中的高电平计数；并将高电平计数除以M获得本次检测到的输入时钟频率值。

4.如权利要求3所述的视频信号传输时钟发生装置，其特征在于，还包括时钟频率值缓存模块，所述时钟频率值缓存模块用于缓存检测到的输入时钟频率值；

所述时钟频率值缓存模块包括两个RAM，将第n秒时检测的输入时钟频率值保存到其中一个RAM1中，将第(n+1)秒时检测的输入时钟频率值保存到另一个RAM2中；

时钟频率值缓存模块以一秒为一个周期，在第n秒时进行频率值检测并将检测到的输入时钟频率值保存到RAM1中，在第(n+1)秒时，一方面继续第(n+1)秒的频率检测并将检测到的输入时钟频率值保存到RAM2中，另一方面对第n秒时保存到RAM1中的输入时钟频率值进行筛选以去除由于输入的视频时钟跳变引起的异常频率值；其中n为自然数。

5.如权利要求3所述的视频信号传输时钟发生装置，其特征在于，所述时钟重配单元包括时钟重配模块、PLL倍频参数存储表、PLL重配置操作模块、第一PLL模块和第二PLL模块；

所述时钟重配模块用于接收输入时钟频率精确检测单元输出的输入时钟频率值，根据所述上层配置模块对输入视频参数和输出视频参数的配置生成第一PLL模块和第二PLL模块的倍频操作模式，并根据该倍频操作模式从PLL倍频参数存储表中取出与所述输入时钟频率值以及上层配置匹配的PLL倍频系数；

所述PLL倍频参数存储表用于存储预先设定的PLL参数；

所述PLL重配置操作模块用于将PLL倍频系数转换成PLL的器件物理层配置信号；

所述第一PLL模块用于根据所述的器件物理层配置信号以及输入时钟稳定模块输出的稳定的视频时钟生成输出视频时钟的IO串化时钟和输出视频时钟的系统byte时钟；

所述第二PLL模块用于根据所述的器件物理层配置信号以及输入时钟稳定模块输出的稳定的视频时钟生成输出视频数据的IO串化时钟和输出视频数据的系统byte时钟。

6.如权利要求5任一项所述的视频信号传输时钟发生装置，其特征在于，还包括串化单元，所述串化单元包括视频数据转换模块、输出视频时钟的串化模块和输出视频数据的串化模块；

所述输出视频时钟的串化模块用于根据第一PLL模块输出的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟以及时钟重配模块输出的输出视频时钟的串化比数值生成视频时钟的串化比特；

所述输出视频数据的串化模块用于根据第二PLL模块输出的输出视频数据的IO串化时钟、输出视频数据的系统byte时钟对所述视频数据转换模块输出的视频数据进行串并转换，输出串化的视频数据的串化比特。

7.一种视频信号传输时钟发生方法，其特征在于，包括如下步骤：

(1)在有连续的输入视频时钟进入的情况下将接收到的连续输入视频时钟进行稳定处理生成稳定的视频时钟；

(2)生成基准时钟，根据所述基准时钟生成单位时间信号；所述单位时间信号为连续周期的脉冲信号；

对所述稳定的视频时钟进行调相位、调时钟域处理和倍频处理生成同步检测时钟；

并根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；

(3)根据上层配置的输出视频信号配置参数、预存的PLL参数表以及所述的输入时钟频率值进行时钟重配，获得可配置的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟、输出视频数据的IO串化时钟和输出视频数据的系统byte时钟。

8.如权利要求7所述的视频信号传输时钟发生方法，其特征在于，还包括如下串化处理的步骤(4)；

(4)根据所述的输出视频时钟的IO串化时钟、输出视频时钟的系统byte时钟生成视频时钟的串化比特；根据所述的输出视频数据的IO串化时钟、输出视频数据的系统byte时钟以及视频输入数据生成视频数据的串化比特。

9.如权利要求7或8所述的视频信号传输时钟发生方法，其特征在于，所述步骤(2)包括如下子步骤：

(2.1)生成一个高精度的基准时钟；所述基准时钟无抖动，不受环境温度变化影响，不受到外部干扰影响；并根据所述基准时钟生成连续周期的脉冲信号作为单位时间信号；

(2.2)采用FPGA器件含有的时钟管理单元和IO缓冲延时调整单元调整所述稳定的视频时钟的相位，使其与所述基准时钟保持严格同步；

并利用FPGA器件内的全局时钟网络将相位调整后的视频时钟与所述基准时钟调整到同一全局时钟域上；

(2.3)将同步后的视频时钟进行M倍频生成同步检测时钟；M为不小于2的自然数；

(2.4)在有连续稳定的视频时钟输入时以所述基准时钟作为写时钟对所述单位时间信号进行缓存，并以所述同步检测时钟作为读时钟读取缓存的单位时间信号转换成电平状态标志并对所述电平状态标志中的高电平进行计数；将高电平计数值除以M获得本次检测到的输入时钟频率值。

10.如权利要求7或8所述的视频信号传输时钟发生方法，其特征在于，还包括对检测到的输入时钟频率值进行缓存的步骤如下：

(a)以一秒为一个周期，在第n秒时进行频率值检测并将检测到的输入时钟频率值保存到一个随机存取存储器RAM1中；

(b)在第(n+1)秒时，继续第(n+1)秒的频率检测并将检测到的输入时钟频率值保存到另一个随机存取存储器RAM2中；并同步地对第n秒保存到RAM1中的频率值采用概率大数法则和正态分布原理进行筛选以去除由于输入的视频时钟跳变引起的异常频率值；其中n为自然数。

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