JP4014501B2 - クロック復元回路およびデータ受信回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のLSIチップ間や1つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路およびデータ受信回路に関する。
【0002】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等の半導体記憶装置や、プロセッサ、或いは、スイッチ用LSI等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、SRAMやDRAM等の記憶装置(メモリ)とプロセッサとの間(LSI間)の速度ギャップは益々大きくなる傾向にあり、近年はこの速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。また、半導体チップの高集積化並びに大型化等により、チップ内における素子や回路ブロック間での信号伝送速度がチップの性能を制限する大きな要因となって来ている。さらに、周辺機器とプロセッサ/チップセット間の信号伝送速度もシステム全体の性能を制限する要素になっている。
【0003】
ところで、一般に、回路ブロック間やチップ間、或いは、匡体内の高速信号伝送において、データの『0』および『1』を判定するためのクロックを受信回路側で発生(復元)することが行われている。この復元したクロックは、常に正しい信号受信が行われるように、受信データに対してある位相の範囲内におさまるように回路内部のフィードバック回路で調整される。このようにクロックを復元し、この復元されたクロックを使ってデータを判定することをCDR(Clock and Data Recovery)という。このCDRは、高速データ受信にとって最も重要な要素であり、様々な方式が検討されている。そして、CDRを用いた高速で正確な信号伝送が可能なデータ受信回路(クロック復元回路)の提供が強く要望されている。
【0004】
【従来の技術】
近年、LSIやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、1ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、LSI間の信号伝送速度が2.5Gbpsを超え、10Gbps或いはそれ以上といった極めて高い値(高速の信号伝送)が要求されている。
【0005】
例えば、LSI間の信号伝送を高速化するには、送られてくる信号に対して受信回路がある程度正確なタイミングで動作する(データの検出および判定を行う)ことが必要である。従来、このようなタイミングのクロック(内部クロック)を発生させるために、帰還ループ型のクロック信号発生回路を用いたクロック復元回路(CDR)を信号受信回路に設ける手法が知られている。
【0006】
すなわち、CDRを実現するためには、データ受信を行うための内部クロックを発生させ、その内部クロックとデータの位相を比較し、位相比較結果に基づいて内部クロックの位相を調整するフィードバック回路が用いられる。
【0007】
位相比較を行うには幾つかの方法が知られているが、その代表的なものの1つとして所謂バンバン(bang-bang)制御型の位相検出器がある。これは、データ判定に用いる判定回路(論理的にはD−FFと等価)と同じものを使用し、データアイ(data eye)のバウンダリに相当するタイミングでデータの判定を行うものである。すなわち、データが『0』から『1』または『1』から『0』への遷移を生じた場合、そのバウンダリで判定を行う判定器の出力が遷移前のデータと一致しているか、或いは、遷移後のデータと一致しているかによって、内部クロックがデータに比べて早いか遅いか(Early/Late)を知ることができる。この判定器の出力は非線型であり、矩形の入出力関係を持っている。
【0008】
図1および図2は従来のデータ受信回路の一例を示すブロック図であり、CDRを用いて4−way×2型のインターリーブ回路として構成したものである。また、図3は図1および図2のデータ受信回路における各信号のタイミングを示す図である。
【0009】
図1および図2において、参照符号110〜113はデータ判定ユニット(データ判定用フリップフロップ:データ判定回路)、120〜123はバウンダリ検出ユニット(バウンダリ検出用フリップフロップ:バウンダリ検出回路)、そして、131および132はデータおよびバウンダリ用の変換回路を示している。また、参照符号141はデータ判定用クロック発生回路、142はバウンダリ検出用クロック発生回路、105は位相差デジタルコード変換回路(PDC:Phase to Digital Converter)、そして、106はデジタルフィルタを示している。さらに、参照符号DILはデータ入力ライン、DCLはデータ判定用クロックライン、BCLはバウンダリ検出用クロックライン、そして、DFLおよびBFLはデータおよびバウンダリ用のフィードバックラインを示している。
【0010】
図1および図2に示されるように、従来のデータ受信回路は、例えば、10Gbpsのデータが伝送されるデータ入力ラインDILを4つのデータ判定ユニット110〜113および4つのバウンダリ検出ユニット120〜123の入力に繋ぎ、それぞれ対応する2.5GHzのクロックで取り込むようになっている。
【0011】
すなわち、図1〜図3に示されるように、データ判定ユニット110〜113には、データ判定用クロック発生回路141の出力である2.5GHzでそれぞれ位相が90°異なる(例えば、45°,135°,225°および315°の位相の)四相クロックCLKd0〜CLKd3が供給され、それぞれ45°,135°,225°および315°の位相タイミングで入力データを取り込んで受信データDT0〜DT3を変換回路131に出力する。変換回路131は、2.5GHzのクロックに同期した4ビットの受信データDT0〜DT3を312.5MHzのクロックに同期した32ビットデータ(DT[31:0])に変換して位相差デジタルコード変換回路105に出力すると共に、この受信データ(DT[31:0])を次段の回路(内部回路)へ出力する。さらに、変換回路131は、312.5MHzの内部基準クロックRCLKを位相差デジタルコード変換回路105およびデジタルフィルタ106に供給する。
【0012】
バウンダリ検出ユニット120〜123には、バウンダリ検出用クロック発生回路142の出力である2.5GHzでそれぞれ位相が90°異なる(例えば、0°,90°,180°および270°の位相の)四相クロックCLKb0〜CLKb3が供給され、それぞれ0°,90°,180°および270°の位相タイミングで入力データのバウンダリを検出してバウンダリ検出データBDT0〜BDT3を変換回路132に出力する。変換回路132は、2.5GHzのクロックに同期した4ビットのバウンダリ検出データBDT0〜BDT3を312.5MHzのクロックに同期した32ビットデータ(BDT[31:0])に変換して位相差デジタルコード変換回路105に出力する。ここで、データ判定用クロック発生回路141の出力である四相クロックCLKd0〜CLKd3とバウンダリ検出用クロック発生回路142の出力である四相クロックCLKb0〜CLKb3はそれぞれ45°の位相差を有している。また、データ判定用クロック発生回路141およびバウンダリ検出用クロック発生回路142には、2.5GHzのクロックRef-CLKが供給されている。
【0013】
位相差デジタルコード変換回路105は、入力された受信データDT[31:0]およびバウンダリ検出データBDT[31:0]を比較処理して7ビットの位相差情報(PDCODE[6:0],−32〜+32)をデジタルフィルタ106に出力する。デジタルフィルタ106は、フィードバックラインDFLを介して6ビット精度のデータ判定用位相制御コード(DCODE[5:0])をデータ判定用クロック発生回路141に帰還すると共に、フィードバックラインBFLを介して6ビット精度のバウンダリ検出用位相制御コードをバウンダリ検出用クロック発生回路142に帰還する。なお、図3において、バウンダリ検出用クロックCLKb0〜CLKb3のデータ取り込みタイミング(立ち上がりタイミング)は入力データのバウンダリ位置となっているが、同図ではバウンダリ検出ユニット120〜123により取り込んだバウンダリ検出データBDT0〜BDT3は、『1,1,0,1,…』と想定して描かれている。
【0014】
デジタルフィルタ106は、位相差情報PDCODE[6:0]にゲインG1を与えるバッファ160、ゲインG2を与えるバッファ161、加算器162,164,167、フリップフロップ163,165,168,169、および、最上位ビットから6ビットを取り出すフィルタ166を備えている。加算器162は、バッファ160の出力とフリップフロップ163の出力を加算し、その出力を該フリップフロップ163に供給する。加算器164は、バッファ161の出力、フリップフロップ163の出力、および、フリップフロップ165の出力を加算し、その出力を該フリップフロップ165に供給する。
【0015】
フィルタ166は、フリップフロップ165の出力を受け取って上位6ビットを加算器167およびフリップフロップ169に出力する。加算器167はフィルタ166の出力とオフセットコード(DOFFSET[5:0])とを加算してフリップフロップ168に出力する。そして、フリップフロップ168の出力は、フィードバックラインDFLを介して6ビット精度のデータ判定用位相制御コードとしてデータ判定用クロック発生回路141に帰還され、また、フリップフロップ169の出力は、フィードバックラインBFLを介して6ビット精度のバウンダリ検出用位相制御コードとしてバウンダリ検出用クロック発生回路142に帰還される。なお、各フリップフロップ163,165,168,169は、312.5MHzのクロック(内部基準クロックRCLK)により制御されるようになっている。
【0016】
上述したバンバン(Bang-bang)型の位相比較器(データ受信回路)はデータおよびバウンダリを検出する判定回路(データ判定ユニット110〜113およびバウンダリ検出ユニット120〜123)の出力がデジタルデータである。そのため、位相比較結果により内部クロック位相を調整するフィードバック回路はデジタル回路で構成することができる。この場合、内部クロックを発生する回路に所謂位相インターポレータ(データ判定用クロック発生回路141およびバウンダリ検出用クロック発生回路142)を用いると、デジタル回路で発生した制御コードにより直接クロックの位相を調整することができる。デジタル回路と位相インターポレータでCDRのフィードバックループを構成した場合、デジタルであるため特性の制御が容易であり、また、システム要求に応じて様々な機能を追加することが容易であるといった利点がある。このような従来のデータ受信回路は、例えば、特願2002−112347号においても従来技術として説明されている(例えば、特許文献1参照)。
【0017】
図4および図5は、図1および図2のデータ受信回路におけるレイテンシを説明するための図である。ここで、図4は、データ判定用フリップフロップ110〜113が受信データDT0〜DT3を出力してから位相差デジタルコード変換回路105が位相差情報PDCODE[6:0]を生成するまでの各信号のタイミングを示し、また、図5は、図1および図2のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ(信号遅延)を示す。
【0018】
図4において、参照符号CMP−CODE00〜CMP−CODE31は、早いか遅いか(Early/Late)の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報PDCODE[6:0]として9.6nsec.(312.5MHzの内部基準クロックRCLKの3周期分の時間)のレイテンシで出力される。
【0019】
デジタルフィルタ106において、カットオフ周波数を決定するのは、ゲインG2を与えるバッファ161から加算器164、フリップフロップ165、フィルタ166、そして、フリップフロップ169を通る帰還経路(フィードバックループ)である。なお、各部のレイテンシ(信号遅延)には、説明を簡略化するために配線遅延等は含まれていない。
【0020】
すなわち、図5に示されるフィードバックループにおいては、データ判定ユニット110〜113が受信データDT0〜DT3を出力し、また、バウンダリ検出ユニット120〜123がバウンダリ検出データBDT0〜BDT3を出力してから(受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3が変換回路131に入力されてから)位相差デジタルコード変換回路105が位相差情報PDCODE[6:0]を出力するまでのレイテンシ:9.6nsec.だけでなく、位相差デジタルコード変換回路105が位相差情報PDCODE[6:0]を出力してから(位相差情報PDCODE[6:0]がデジタルフィルタ106に入力されてから)デジタルフィルタ106がバウンダリ検出用位相制御コードBCODE[5:0]を出力するまでのレイテンシ:6.4nsec.、および、デジタルフィルタ106がバウンダリ検出用位相制御コードBCODE[5:0]を出力してから(バウンダリ検出用位相制御コードBCODE[5:0]がバウンダリ検出用クロック発生回路142に入力されてから)バウンダリ検出用クロック発生回路142がバウンダリ検出用クロックCLKb0〜CLKb3を出力するまで(四相クロックCLKb0〜CLKb3がバウンダリ検出ユニット120〜123に入力されるまで)のレイテンシ:3.2nsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計19.2nsec.となる。
【0021】
ここで、高いカットオフ周波数は、高い周波数までクロック復元ループが追従できることを意味し、入力ジッター耐力(jitter tolerance)を高くするのに有効である。
【0022】
【特許文献1】
特願2002−112347号
【0023】
【発明が解決しようとする課題】
上述したように、従来のデジタル回路によるクロック復元回路(データ受信回路)は、機能の追加および変更が容易であるという利点はあるものの、高いカットオフ周波数のフィードバック回路が作りにくいという問題がある。すなわち、フィードバック系のレイテンシ(ループのカットオフ周波数を決定する帰還経路での遅延量)が、例えば、19.2nsec.といった大きな値になる。
【0024】
すなわち、デジタル回路のクロック周波数は、例えば、作りやすさを考慮して100MHz〜200MHz程度の値であるのに対して、データ転送レートが数Gbps〜数10Gbpsであると、クロックの数サイクル分の遅延が数100UI(ここで、1UI(Unit Interval)は1ビットタイム)にもなる。この遅延量は、クロック復元のための帰還回路に要求されるカットオフ周波数の逆数(例えば、2000UI〜3000UI)に対して無視できない割合を占めることになり、その結果、ループの安定性が低下する(帰還回路の応答が振動的になる)という問題が生じる。
【0025】
この問題は、データ転送レートが高くなるほど深刻になり、さらに、このデータ転送レートはシステムの要求に応じて益々高くなり、一方、論理回路の周波数はプロセス技術の発達に伴ってゆっくりと改善され大幅な上昇が見込めないため、UI単位で測った論理遅延が大きくなっていく傾向にある。
【0026】
本発明は、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路(クロック復元回路)の提供を目的とする。また、本発明は、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、さらに、シミュレーションを容易に行うことができるデータ受信回路(クロック復元回路)の提供も目的とする。
【0027】
【課題を解決するための手段】
本発明の第1の形態によれば、第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、第1の信号遅延を有する第1の帰還経路と、前記第1の信号遅延よりも小さい第2の信号遅延を有する第2の帰還経路とを備え、前記第1および第2の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路が提供される。
【0028】
本発明の第2の形態によれば、第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路における該復元するクロックを調整するための制御信号を生成する回路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路が提供される。
【0029】
本発明の第3の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路が提供される。
【0030】
本発明の第4の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路が提供される。
【0031】
【発明の実施の形態】
以下、本発明に係るデータ受信回路(クロック復元回路)の実施例を添付図面に従って詳述する。
【0032】
図6および図7は本発明に係るデータ受信回路の第1実施例を示すブロック図であり、CDRを用いて4−way×2型のインターリーブ回路として構成したものである。
【0033】
図6および図7において、参照符号10〜13はデータ判定ユニット(データ判定用フリップフロップ:データ判定回路)、20〜23はバウンダリ検出ユニット(バウンダリ検出用フリップフロップ:バウンダリ検出回路)、31および32はデータおよびバウンダリ用の変換回路、41はデータ判定用クロック発生回路、42はバウンダリ検出用クロック発生回路、5は第1の位相差デジタルコード変換回路、そして、6はデジタルフィルタを示している。また、参照符号71は第2の位相差デジタルコード変換回路、72は第1のデジタル・アナログ変換器(DAC)、73は第2のDAC、74は加算器、75は電圧制御発振器(VCO:Voltage Controlled Oscillator)、そして、76はゲインG2を与えるバッファ(電流増幅器)を示している。さらに、参照符号DILはデータ入力ライン、DCLはデータ判定用クロックライン、そして、BCLはバウンダリ検出用クロックラインを示している。
【0034】
図6および図7に示されるように、本第1実施例のデータ受信回路は、例えば、10Gbpsのデータが伝送されるデータ入力ラインDILを4つのデータ判定ユニット10〜13および4つのバウンダリ検出ユニット20〜23の入力に繋ぎ、それぞれ対応する2.5GHzのクロックで取り込むようになっている。
【0035】
すなわち、本第1実施例のデータ受信回路において、図1〜図3を参照して説明した従来のデータ受信回路と同様に、データ判定ユニット10〜13には、データ判定用クロック発生回路(位相シフト回路)41の出力である2.5GHzでそれぞれ位相が90°異なる(例えば、45°,135°,225°および315°の位相の)四相クロックCLKd0〜CLKd3が供給され、それぞれ45°,135°,225°および315°の位相タイミングで入力データを取り込んで受信データDT0〜DT3を変換回路31および第2の位相差デジタルコード変換回路71に出力する。ここで、第2の位相差デジタルコード変換回路71には、データ判定用クロック発生回路41の出力であるCLKd0が比較用クロックCMP−CLKとして供給されている。
【0036】
変換回路31は、2.5GHzのクロックに同期した4ビットの受信データDT0〜DT3を312.5MHzのクロックに同期した32ビットデータ(DT[31:0])に変換して第1の位相差デジタルコード変換回路5に出力すると共に、この受信データ(DT[31:0])を次段の回路(内部回路)へ出力する。さらに、変換回路31は、312.5MHzの内部基準クロックRCLKを第1の位相差デジタルコード変換回路5およびデジタルフィルタ6に供給する。
【0037】
バウンダリ検出ユニット20〜23には、バウンダリ検出用クロック発生回路(位相シフト回路)42の出力である2.5GHzでそれぞれ位相が90°異なる(例えば、0°,90°,180°および270°の位相の)四相クロックCLKb0〜CLKb3が供給され、それぞれ0°,90°,180°および270°の位相タイミングで入力データのバウンダリを検出して、バウンダリ検出データBDT0〜BDT3を変換回路32および第2の位相差デジタルコード変換回路71に出力する。変換回路32は、2.5GHzのクロックに同期した4ビットのバウンダリ検出データBDT0〜BDT3を312.5MHzのクロックに同期した32ビットデータ(BDT[31:0])に変換して第1の位相差デジタルコード変換回路5に出力する。ここで、データ判定用クロック発生回路41の出力である四相クロックCLKd0〜CLKd3とバウンダリ検出用クロック発生回路42の出力である四相クロックCLKb0〜CLKb3はそれぞれ45°の位相差を有している。
【0038】
第1の位相差デジタルコード変換回路5は、入力された受信データDT[31:0]およびバウンダリ検出データBDT[31:0]を比較処理して7ビットの位相差情報(PDCODE[6:0],−32〜+32)をデジタルフィルタ6に出力する。デジタルフィルタ6は、ゲインG1を与えるバッファ61、加算器62、および、フリップフロップ63を備える。すなわち、図6および図7と図1および図2との比較から明らかなように、本第1実施例のデータ受信回路におけるデジタルフィルタ6は、従来のデータ受信回路のデジタルフィルタ106におけるバッファ161、加算器162、および、フリップフロップ163だけで構成されている。なお、フリップフロップ63は、312.5MHzのクロック(内部基準クロックRCLK)により制御されるようになっている。
【0039】
デジタルフィルタ6の出力は第1のDAC72に供給され、該第1のDAC72でデジタルコードから電流への変換が行われた信号(i−dac1)は算器74に入力される。第2の位相差デジタルコード変換回路71の出力(CMP−CODE0〜CMP−CODE3)は第2のDAC73に供給され、該第2のDAC73でデジタルコードから電流への変換が行われた信号(i−dac2)はゲインG2を与えるバッファ76を介して加算器74に入力される。加算器74の出力は、VCO75を介してデータ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42に供給され、データ判定用クロックCLKd0〜CLKd3およびバウンダリ検出用クロックCLKb0〜CLKb3のフィードバック制御が行われる。なお、VCO75は、加算器(電流加算器)74の出力(電流)を電圧に変換し、その電圧値に従った周波数の信号を出力する。
【0040】
上述したように、本第1実施例のデータ受信回路において、例えば、10Gbpsの受信データ(入力データ)は、4つのデータ判定ユニット10〜13およびバウンダリ検出ユニット20〜23により2.5Gbpsの4ビットのデジタル信号(受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3)に変換され、さらに、変換回路31および32により32ビットの並列デジタルデータ(受信データDT[31:0]およびバウンダリ検出データBDT[31:0])に変換される。デジタル回路側には、受信データ(DT0〜DT3およびDT[31:0])とバウンダリ検出データ(BDT0〜BDT3およびBDT[31:0])に基づいて位相比較を行う位相検出回路(第1の位相差デジタルコード変換回路5および第2の位相差デジタルコード変換回路71:PDC(Phase-to-digital converter))が設けられている。
【0041】
第1の位相差デジタルコード変換回路5の出力(PDCODE[6:0])は、デジタルフィルタ6で処理され、さらに、第1のDAC72で電流に変換されて加算器74に入力される。また、第2の位相差デジタルコード変換回路71の出力(CMP−CODE0〜CMP−CODE3)は、第2のDAC73で電流に変換され、さらに、バッファ76を介して加算器74に入力される。ここで、デジタルフィルタ6が行う処理は本質的には積分であり、そのため入力は加算器62によりレジスタ(フリップフロップ63)に数値が積算される。この第1の帰還経路(データ判定ユニット10〜13およびバウンダリ検出ユニット20〜23→変換回路31および32→第1の位相差デジタルコード変換回路5→デジタルフィルタ6→第1のDAC72→加算器74→VCO75→データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42)のもつオープンループゲインは、S空間での近似的表現ではG1/Sとなる。
【0042】
本第1実施例(以下の各実施例も同様)では、さらに、制御ループに第2の帰還経路を設けることで低いレイテンシを実現する。低レイテンシを実現するために、この第2の帰還経路は、変換回路31および32等を経由せず、データ判定ユニット10〜13およびバウンダリ検出ユニット20〜23の出力から第2の位相差デジタルコード変換回路71で直接位相差を求め、その値を第2のDAC73に供給し、バッファ76を介して加算器74に入力する。この第2の帰還経路(データ判定ユニット10〜13およびバウンダリ検出ユニット20〜23→第2の位相差デジタルコード変換回路71→第2のDAC73→バッファ76→加算器74→VCO75→データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42)において、第2の位相差デジタルコード変換回路71および第2のDAC73は、例えば、第1の位相差デジタルコード変換回路5および第1のDAC72の動作クロックRCLK(312.5MHz)よりも高速な比較用クロックCMP−CLK(データ判定用クロックCLKd0:2.5GHz)により駆動されるため、低いレイテンシを得ることができる。この低レイテンシ経路(第2の帰還経路)のオープンループゲインへの寄与はG2であり、レジスタで積算が行われることを考慮すると全オープンループゲインは、
(G1/s+G2)/S=G1/S2+G2/s
で与えられる。これは、通常の2次の位相帰還ループ特性に一致する。
【0043】
ここで、ループのカットオフ周波数を決めているのはG2である。(カットオフ周波数は1/(2πG2)で与えられる。)従って、G2をきめる経路のレイテンシを小さくすることで安定な動作を実現することができる。一方、G1を含む経路はより低周波でカットオフするためレイテンシが大きくても安定性に問題を生じることはない。
【0044】
このように、本第1実施例のデータ受信回路(クロック復元回路)によれば、ループのカットオフ周波数を決定する帰還経路(第2の帰還経路)での遅延量を減らすことができるためループの安定性を保ちながら高いカットオフ周波数を実現することができる。さらに、本第1実施例のデータ受信回路は、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループを追従させて入力ジッター耐力を高くすることができる。
【0045】
図8は図6および図7のデータ受信回路における第2の位相差デジタルコード変換回路の一例を示すブロック図である。
【0046】
図8に示されるように、第2の位相差デジタルコード変換回路71は、フリップフロップ711,712,713、および、受信データDT0〜DT3とバウンダリ検出データBDT0〜BDT3とを比較して早いか遅いか(Early/Late)を判定するタイミング判定回路714を備えている。なお、フリップフロップ711および713は、比較用クロックCMP−CLK(データ判定用クロックCLKd0:正論理)により制御され、また、フリップフロップ712は、比較用クロックCMP−CLK(負論理)により制御される。そして、フリップフロップ713は、位相の進み/遅れ(Early/Late)の判定結果を示す信号CMP−CODE0〜CMP−CODE3を第2のDAC73に出力する。
【0047】
図9は図8に示す位相差デジタルコード変換回路(第2の位相差デジタルコード変換回路71)に入力する受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3の生成タイミングを説明するための図であり、図10は図8に示す位相差デジタルコード変換回路(71)が出力する位相差情報を説明するための図である。
【0048】
図9(a)は、内部クロック(比較用クロックCMP−CLK(データ判定用クロックCLKd0))によるラッチタイミング(BBTi)が理想的なラッチタイミング(BBTi0)よりも早い場合(EARLY)を示し、図9(b)は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い場合(LATE)を示し、そして、図9(c)は、ある時点の受信データ(DT[i-1])とその次の受信データ(DT[i])の間に遷移(『0』→『1』、または、『1』→『0』)が現れないとき、つまり同じデータが続くとき(NO TRANSITION)を示している。
【0049】
図11は図8に示す位相差デジタルコード変換回路における各信号のタイミングを示す図であり、データ判定用フリップフロップ10〜13が受信データDT0〜DT3を出力してから第2の位相差デジタルコード変換回路71がコードCMP−CODE0〜CMP−CODE3を出力するまでの各信号のタイミングを示すものである。
【0050】
図9〜図11に示されるように、例えば、受信データDT[i-1], DT[i]およびバウンダリ検出データBDT[i]が[1,0,1]または[0,1,0]のとき(図9(a)は[1,0,1]に相当)、タイミング判定回路714は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも早い(EARLY)と判定し、コードCMP−CODEi[1:0]として『1,1』(すなわち、『−1』:データ判定用クロックの位相を遅らせる)を、フリップフロップ713を介して出力する。また、受信データDT[i-1], DT[i]およびバウンダリ検出データBDT[i]が[1,0,0]または[0,1,1]のとき(図9(b)は[1,0,0]に相当)、タイミング判定回路714は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い(LATE)と判定し、CMP−CODEi[1:0]として『0,1』(すなわち、『+1』:データ判定用クロックの位相を進める)を、フリップフロップ713を介して出力する。
【0051】
なお、その他の場合、すなわち、受信データDT[i-1], DT[i]およびバウンダリ検出データBDT[i]が[0,0,0]または[1,1,1]のとき(図9(c)は[1,1,1]に相当)、或いは、バウンダリ検出タイミングがバウンダリ位置で受信データDT[i-1], DT[i]およびバウンダリ検出データBDT[i]が[0,0,1]または[1,1,0]のとき、タイミング判定回路174は、コードCMP−CODEi[1:0]として『0,0』(すなわち、『0』)を、フリップフロップ713を介して出力する。
【0052】
タイミング判定回路714は、上記の処理を全てのビット(DT[3:0]およびBDT[3:0])に対して行い、その各ビットk(ここで、k=0〜3)のコードCMP−CODEk[1:0]を第2のDAC73に供給する。そして、前述したように、第2のDAC73は、各ビットkのコードCMP−CODEk[1:0]を電流に変換し、さらに、バッファ76を介して加算器74に供給する。
【0053】
図11に示されるように、データ判定ユニット10〜13が受信データDT0〜DT3を出力してから(受信データDT0〜DT3が第2の位相差デジタルコード変換回路71に入力されてから)第2の位相差デジタルコード変換回路71がコードCMP−CODE0〜CMP−CODE3を出力するまでのレイテンシは、0.8nsec.となる。
【0054】
このように、第2の位相差デジタルコード変換回路71は、データの値が『0』→『1』または『1』→『0』に遷移をしたときのデータ判定ユニット10〜13の出力に応じて位相の進み/遅れ(『1』または『−1』)を出力するバイナリの位相検出器である。データ遷移が無い場合は出力が0となる。この第2の位相差デジタルコード変換回路71の出力(CMP−CODE0〜CMP−CODE3)は、第2のDAC73により電流に変換される。この帰還経路(第2の帰還経路)で行われる処理は非常に簡単であり、また、第1の帰還経路のように、シリアル/パラレル変換器(変換回路31,32)を通過しないため低い信号遅延(レイテンシ)で結果を得ることができる。一方、低い周波数に対する帰還は、変換回路31,32、第1の位相差デジタルコード変換回路5およびデジタルフィルタ6を含む第1の帰還経路で実現される。
【0055】
図12は図6および図7のデータ受信回路における第1のデジタル・アナログ変換器の一例を示すブロック回路図であり、図13は図6および図7のデータ受信回路における第2のデジタル・アナログ変換器の一例を示すブロック回路図である。
【0056】
図12と図13との比較から明らかなように、第1のDAC72および第2のDAC73は同様の構成とされ、デコード回路72aおよび73a、並びに、複数の電流源720a〜72ia,720b〜72ibおよび730a〜733a,730b〜733b、そして、スイッチ素子720c〜72ic,720d〜72idおよび730c〜733c,730d〜733dを備えている。デコード回路72aおよび73aは、各スイッチ素子720c〜72ic,720d〜72idおよび730c〜733c,730d〜733dのオン/オフを制御し、これによりデジタルコード(デジタルフィルタ6からの位相制御コード、および、第2の位相差デジタルコード変換回路71からの判定結果(CMP−CODE0〜CMP−CODE3))を電流に変換して、それぞれ加算器(電流加算器74)およびバッファ76へ出力する。
【0057】
ここで、例えば、第2のDAC73における電流源730a〜733aを構成するトランジスタのサイズ(ゲート幅W)、および、電流源730b〜733bを構成するトランジスタのサイズを所定の関係に設定して直接ゲインG2を与えるように構成すれば、バッファ76を取り除くことができる。また、例えば、第2のDAC73における電流源730a〜733aを構成するトランジスタを各電流源730a〜733aに対して複数個設けておき、必要に応じた数のトランジスタを使用することでゲインG2を調整するように構成してもよい。
【0058】
図14は図6および図7のデータ受信回路におけるレイテンシを説明するための図であり、データ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシ(信号遅延)を示すものである。
【0059】
図14に示されるように、データ判定用クロックを発生するためのフィードバックループにおいては、データ判定ユニット10〜13が受信データDT0〜DT3を出力してから(受信データDT0〜DT3が第2の位相差デジタルコード変換回路71に入力されてから)第2の位相差デジタルコード変換回路71がコードCMP−CODE0〜CMP−CODE3を出力するまでのレイテンシ:0.8nsec.だけでなく、第2の位相差デジタルコード変換回路71がコードCMP−CODE0〜CMP−CODE3を出力してから(コードCMP−CODE0〜CMP−CODE3が第2のDAC73に入力されてから)第2のDAC73が変換された電流i−dac2がバッファ76を介して加算器74で第1のDAC72で変換された電流i−dac1と加算され、その出力がVCO75に供給され、さらに、VCO75の出力がデータ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42に供給されて、該データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42がデータ判定用クロックCLKd0〜CLKd3およびバウンダリ検出用クロックCLKb0〜CLKb3を出力するまで(データ判定用クロックCLKd0〜CLKd3およびバウンダリ検出用クロックCLKb0〜CLKb3がそれぞれデータ判定ユニット10〜13およびバウンダリ検出ユニット20〜23に入力されるまで)のレイテンシ:約4nsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計4.8nsec.となる。
【0060】
このように、本第1実施例のデータ受信回路(クロック復元回路)によれば、例えば、図1および図2に示す従来のデータ受信回路における19.2nsec.のレイテンシよりも十分に小さい4.8nsec.のレイテンシとすることができる。これにより、高いカットオフ周波数を持たせることができ、高い周波数までクロック復元ループが追従させて入力ジッター耐力を高くすることができる。また、第1実施例のデータ受信回路によれば、低周波側の帰還(第2の帰還経路)がデジタル回路で得られるため外付け容量部品等が不要という利点もある。
【0061】
図15および図16は本発明に係るデータ受信回路の第2実施例を示すブロック図である。
【0062】
図15および図16と図1および図2との比較から明らかなように、本第2実施例のデータ受信回路は、従来の312.5MHzの内部基準クロックRCLKで駆動される1つのデジタルフィルタ106を、第1の帰還経路(ゲインG1を与える低周波側の帰還経路)に関連し、312.5MHzの第1の内部基準クロックRCLK−1で駆動される第1のデジタルフィルタ601と、第2の帰還経路(ゲインG2を与える高周波側の帰還経路)に関連し、625MHzの第2の内部基準クロックRCLK−2で駆動される第2のデジタルフィルタ602との2つで構成するようになっている。
【0063】
第1のデジタルフィルタ601は、位相差情報PDCODE−1[6:0](−32〜+32)にゲインG1を与えるバッファ611、加算器612,614,617、フリップフロップ613,615,618,619、および、最上位ビットから6ビットを取り出すフィルタ616を備えている。この第1のデジタルフィルタ601の構成は、図1および図2に示す従来のデータ受信回路のデジタルシルタ106からバッファ161を取り除いたものに相当する。ここで、第1のデジタルフィルタ601における各フリップフロップ613,615,618,619は、312.5MHzの第1の内部基準クロックRCLK−1により制御されている。
【0064】
第2のデジタルフィルタ602は、位相差情報PDCODE−2[5:0]にゲインG2を与えるバッファ621、加算器622,625,627、フリップフロップ623,626,628、および、最上位ビットから6ビットを取り出すフィルタ624を備えている。なお、第2のデジタルフィルタ602における加算器625は、第1のデジタルフィルタ601におけるフリップフロップ618の出力およびフィルタ624の出力を加算し、この加算器625の出力が、フリップフロップ626を介してデータ判定用位相制御コードDCODE[5:0]としてデータ判定用クロック発生回路41にフィードバックされる。また、第2のデジタルフィルタ602における加算器627は、第1のデジタルフィルタ601におけるフリップフロップ619の出力およびフィルタ624の出力を加算し、この加算器625の出力が、フリップフロップ628を介してバウンダリ検出用位相制御コードBCODE[5:0]としてバウンダリ検出用クロック発生回路42にフィードバックされる。ここで、第2のデジタルフィルタ602における各フリップフロップ623,626,628は、625MHzの第2の内部基準クロックRCLK−2により制御されている。
【0065】
本第2実施例のデータ受信回路では、クロック位相を調整するために、第1実施例のようなVCO75ではなく、図1および図2の従来例と同様の位相インターポレータ(データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42)を使用している。この位相インターポレータ(41,42)は、例えば、位相が互いに90°異なる四相クロック(基準クロック)の重み付き和を生成することにより任意の位相(タイミング)のクロックを発生することができ、また、重みはD/Aコンバータで発生させるため位相の制御をデジタルコード(位相制御コード)で行うことができる。
【0066】
本第2実施例のデータ受信回路においても、帰還ループは2つの経路で構成され、第1の帰還経路は、位相差デジタルコード変換回路5の出力(位相差情報PDCODE−1[6:0])を2回積算する。すなわち、1回目は加算回路(加算器612)でレジスタ(フリップフロップ613)に積算し、また、2回目は加算回路(加算器614)でレジスタ(フリップフロップ615)に積算する。この部分から得られるオープンループゲインは、G1/s2という形で表すことができる。なお、計数付きの加算回路およびレジスタは、312.5MHzのクロックで動作する論理回路で構成される。
【0067】
一方、より信号遅延の小さな帰還経路(第2の帰還経路)は、625MHzで動作し、上記の第1の帰還経路で得られたレジスタ内容に対して、位相差デジタルコード変換回路5の出力(位相差情報PDCODE−2[5:0])を処理したものを加算器625および627で加算する。ここで、第2の帰還経路に関連する第2のデジタルフィルタ602は、第1の帰還経路に関連する第1のデジタルフィルタ601よりも動作周波数が高いため、より小さい信号遅延(レイテンシ)で出力を得ることができる。
【0068】
本第2実施例のデータ受信回路は、高周波まで安定な動作が可能という利点に加えて、位相の制御がデジタルで行われるためVCOによるノイズ蓄積が発生することがなく、さらに、全デジタル制御であるため柔軟な機能追加が可能であるという利点がある。
【0069】
図17は図15および図16のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【0070】
図17に示されるように、位相差デジタルコード変換回路5は、受信データDT[15:0]およびバウンダリ検出データBDT[15:0]を比較して早いか遅いか(Early/Late)を判定するタイミング判定回路50、フリップフロップ51,53,55,56,57,59、各ビットのタイミング判定結果を纏めてその16ビット分の判定結果を加算して位相差情報として出力する位相差情報出力回路52、加算器54、および、インバータ58を備えている。なお、この図17に示す構成は、位相差デジタルコード変換回路5の一例であり、他の様々な回路構成とすることができるのはいうまでもない。
【0071】
この図17に示す位相差デジタルコード変換回路5により、受信データDT[15:0]、バウンダリ検出データBDT[15:0]および第2の内部基準クロックRCLK−2(625MHz)を入力として、位相差情報PDCODE−1[6:0](−32〜+32)、位相差情報PDCODE−2[5:0]、第1の内部基準クロックRCLK−1(312.5MHz)、および、受信データRDT[31:0]が出力される。
【0072】
図18および図19は図15および図16のデータ受信回路におけるレイテンシを説明するための図である。ここで、図18は、データ判定用フリップフロップ10〜13が受信データDT0〜DT3を出力してから位相差デジタルコード変換回路5が位相差情報PDCODE−2[5:0]を生成するまでの各信号のタイミングを示し、また、図19は、図15および図16のデータ受信回路におけるデータ判定用クロックを発生するためのフィードバックループにおけるレイテンシを示す。
【0073】
図18において、参照符号CMP−CODE00〜CMP−CODE15は、早いか遅いか(Early/Late)の判定結果を示す信号(図17の位相差デジタルコード変換回路5におけるフリップフロップ51の出力信号)であり、これらの信号を纏めた信号が位相差情報PDCODE−2[5:0]として4.8nsec.(625MHzの内部基準クロックRCLKの3周期分の時間)のレイテンシで出力される。
【0074】
図19に示されるように、第2の帰還経路(フィードバックループ)においては、データ判定ユニット10〜13が受信データDT0〜DT3を出力し、また、バウンダリ検出ユニット20〜23がバウンダリ検出データBDT0〜BDT3を出力してから(受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3が変換回路31に入力されてから)位相差デジタルコード変換回路5が位相差情報PDCODE−2[5:0]を出力するまでのレイテンシ:4.8nsec.だけでなく、位相差デジタルコード変換回路5が位相差情報PDCODE−2[5:0]を出力してから(位相差情報PDCODE−2[5:0]が第2のデジタルフィルタ602に入力されてから)第2のデジタルフィルタ602がバウンダリ検出用位相制御コードBCODE[5:0]を出力するまでのレイテンシ:3.2nsec.、および、第2のデジタルフィルタ602がバウンダリ検出用位相制御コードBCODE[5:0]を出力してから(バウンダリ検出用位相制御コードBCODE[5:0]がバウンダリ検出用クロック発生回路42に入力されてから)バウンダリ検出用クロック発生回路42がバウンダリ検出用クロックCLKb0〜CLKb3を出力するまで(四相クロックCLKb0〜CLKb3がバウンダリ検出ユニット20〜23に入力されるまで)のレイテンシ:3.2nsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計11.2nsec.となる。すなわち、本第2実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ:19.2nsec.よりも十分小さくすることができる。
【0075】
図20および図21は本発明に係るデータ受信回路の第3実施例を示すブロック図である。
【0076】
図20および図21と、図6および図7並びに図15および図16との比較から明らかなように、本第3実施例のデータ受信回路は、第1実施例のデータ受信回路と第2実施例のデータ受信回路とを組み合わせたものに相当する。すなわち、図20および図21に示されるように、本第3実施例のデータ受信回路は、図6および図7に示す第1実施例のデータ受信回路における第2の位相差デジタルコード変換回路71の出力(ただし、PDCODE−2[5:0])を、図15および図16に示す第2実施例のデータ受信回路における第2のデジタルフィルタ602に供給するようになっている。なお、第1の位相差デジタルコード変換回路(位相差デジタルコード変換回路)5の出力(PDCODE−1[6:0])は、第2実施例のデータ受信回路と同様の第1のデジタルフィルタ601に供給される。
【0077】
ここで、前述した第1実施例における第2の位相差デジタルコード変換回路71は、データ判定用クロックCLKd0〜CLKd3、バウンダリ検出用クロックCLKb0〜CLKb3および比較用クロックCMP−CLKを受け取って、信号CMP−CODE0〜CMP−CODE3を第2のDAC73に出力するように構成されているが、本第3実施例における第2の位相差デジタルコード変換回路71は、データ判定用クロックCLKd0〜CLKd3、バウンダリ検出用クロックCLKb0〜CLKb3および比較用クロックCMP−CLKを受け取り、信号(位相差情報)PDCODE−2[5:0]を第2のデジタルフィルタ602に出力するように構成されている。
【0078】
図22は図20および図21のデータ受信回路における第2の位相差デジタルコード変換回路の一例を示すブロック図である。
【0079】
図22に示されるように、本第3実施例における第2の位相差デジタルコード変換回路71は、フリップフロップ7110,7120,7131〜7134,7171〜7174、加算器7161〜7166,7175、クロック生成部7150、および、タイミング判定回路7140を備えている。タイミング判定回路7140は、各データ判定用クロックCLKd0〜CLKd3により取り込まれた受信データDT0〜DT3とバウンダリ検出用クロックCLKb0〜CLKb3により取り込まれたデータBDT0〜BDT3とを比較して早いか遅いか(Early/Late)を判定し、その判定結果をクロック生成部7150で生成されたクロックにより各フリップフロップ7131〜7134で取り込む。さらに、フリップフロップ7131〜7134の出力を、加算器7161〜7166,7175、クロック生成部7150、および、フリップフロップ7171〜7174で処理して位相差情報PDCODE−2[5:0]を第2のデジタルフィルタ602に出力する。なお、クロック生成部7150は、625MHzの第2の内部基準クロックRCLK−2も生成して第2のデジタルフィルタ602に出力するようになっている。
【0080】
図23および図24は図20および図21のデータ受信回路におけるレイテンシを説明するための図である。ここで、図23は、データ判定用フリップフロップ10〜13が受信データDT0〜DT3を出力してから第2位相差デジタルコード変換回路71が位相差情報PDCODE−2[5:0]を生成するまでの各信号のタイミングを示し、また、図24は、図20および図21のフィードバックループにおけるレイテンシを示す。
【0081】
図23において、参照符号CMP−CODE00〜CMP−CODE15は、早いか遅いか(Early/Late)の判定結果を示す信号であり、これらの信号を纏めた信号が位相差情報PDCODE−2[5:0]として3.2nsec.(625MHzの内部基準クロックRCLK−2の2周期分の時間)のレイテンシで出力される。
【0082】
図24に示されるように、第2の帰還経路においては、データ判定ユニット10〜13が受信データDT0〜DT3を出力し、また、バウンダリ検出ユニット20〜23がバウンダリ検出データBDT0〜BDT3を出力してから(受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3が第2の位相差デジタルコード変換回路71に入力されてから)第2の位相差デジタルコード変換回路71が位相差情報PDCODE−2[5:0]を出力するまでのレイテンシ:3.2nsec.だけでなく、第2の位相差デジタルコード変換回路71が位相差情報PDCODE−2[5:0]を出力してから(位相差情報PDCODE−2[5:0]が第2のデジタルフィルタ602に入力されてから)第2のデジタルフィルタ602がバウンダリ検出用位相制御コードBCODE[5:0]を出力するまでのレイテンシ:3.2nsec.、および、第2のデジタルフィルタ602がバウンダリ検出用位相制御コードBCODE[5:0]を出力してから(バウンダリ検出用位相制御コードBCODE[5:0]がバウンダリ検出用クロック発生回路42に入力されてから)バウンダリ検出用クロック発生回路42がバウンダリ検出用クロックCLKb0〜CLKb3を出力するまで(四相クロックCLKb0〜CLKb3がバウンダリ検出ユニット20〜23に入力されるまで)のレイテンシ:3.2nsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計9.6nsec.となる。すなわち、本第3実施例のデータ受信回路は、前述した従来のデータ受信回路におけるレイテンシ:19.2nsec.よりも十分小さくすることができる。
【0083】
本第3実施例のデータ受信回路は、第1の帰還経路および第2の帰還経路を有し、第1の帰還経路は、データ判定ユニット10〜13とバウンダリ検出ユニット20〜23の出力を変換回路31,32で並列データに変換し、さらに、第1の位相差デジタルコード変換回路5で位相差情報PDCODE−1[6:0]に変換して312.5MHzで動作する第1のデジタルフィルタ601に供給し、そして、フィードバックされる経路であり、第2の帰還経路は、データ判定ユニット10〜13とバウンダリ検出ユニット20〜23の出力を第2の位相差デジタルコード変換回路71で位相差情報PDCODE−2[5:0]に変換して625MHzで動作する第2のデジタルフィルタ602に供給し、そして、フィードバックされる経路である。ここで、第1の帰還経路のオープンループゲインへの寄与は、線形の連続時間近似でG1/sであり、データ判定用位相制御コードDCODE[5:0](データ判定用クロック発生回路(位相インターポレータ)41の制御コード)は、この値と第2の位相差デジタルコード変換回路71の出力の和を積算して得られ、第2の帰還経路のゲインをG2とすると、全体でG1/S2+G2/sというオープンループゲインが得られる。
【0084】
本第3実施例のデータ受信回路では、第2の帰還経路がシリアル/パラレル変換を行う変換回路31,32を経ないため信号遅延(レイテンシ)が第2実施例よりもさらに小さくすることができ、高周波での安定度がより一層向上するという利点がある。
【0085】
図25および図26は本発明に係るデータ受信回路の第4実施例を示すブロック図である。
【0086】
図25および図26と図20および図21との比較から明らかなように、本第4実施例のデータ受信回路は、第3実施例における第2デジタルフィルタ602を、バッファ621、加算器622、フリップフロップ623、および、フィルタ624で構成するようになっている。第1のデジタルフィルタ601におけるフリップフロップ618の出力は、DAC632によりアナログ信号(電流)に変換されて加算器(電流加算器)634に供給され、また、第1のデジタルフィルタ601におけるフリップフロップ619の出力は、DAC633により(電流)に変換されて加算器(電流加算器)635に供給される。第2のデジタルフィルタ602の出力(フィルタ624の出力)は、DAC631により電流に変換されて加算器634および635に供給され、上記DAC632およびDAC633の出力(電流)とそれぞれ電流加算される。なお、データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42はDACを含んでおらず、これらデータ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42は、加算器634および635の出力電流を受け取って該出力電流に応じた出力位相の信号(データ判定用クロックCLKd0〜CLKd3およびバウンダリ検出用クロックCLKb0〜CLKb3)を発生する。
【0087】
このように、本第4実施例のデータ受信回路は、2つの経路(第1および第2の帰還経路)で求めた制御量の和をアナログ電流加算により求めるようになっている。これは、図1に示すデータ判定用クロック発生回路141およびバウンダリ検出用クロック発生回路142の内部で行われている重み付き加算の重み制御が電流により実現されていることを利用している。すなわち、加算器634および635の出力(電流)は、データ判定用クロック発生回路41およびバウンダリ検出用クロック発生回路42に対する重み制御電流となっている。
【0088】
図27は図25および図26のデータ受信回路におけるレイテンシを説明するための図である。
【0089】
図27に示されるように、本第4実施例のデータ受信回路の第2の帰還経路において、データ判定ユニット10〜13が受信データDT0〜DT3を出力し、また、バウンダリ検出ユニット20〜23がバウンダリ検出データBDT0〜BDT3を出力してから(受信データDT0〜DT3およびバウンダリ検出データBDT0〜BDT3が第2の位相差デジタルコード変換回路71に入力されてから)第2の位相差デジタルコード変換回路71が位相差情報PDCODE−2[5:0]を出力するまでのレイテンシは、前述した第3実施例のデータ受信回路と同様に、3.2nsec.(625MHzの内部基準クロックRCLK−2の2周期分の時間)となり、さらに、第2の位相差デジタルコード変換回路71が位相差情報PDCODE−2[5:0]を出力してから(位相差情報PDCODE−2[5:0]が第2のデジタルフィルタ602のバッファ621に入力されてから)第2のデジタルフィルタ602のフリップフロップ623が信号を取り込む(信号を出力する)までのレイテンシ:1.6nsec.、および、第2のデジタルフィルタ602のフリップフロップ623が信号をフィルタ624に出力してからバウンダリ検出用クロック発生回路42がバウンダリ検出用クロックCLKb0〜CLKb3を出力するまで(四相クロックCLKb0〜CLKb3がバウンダリ検出ユニット20〜23に入力されるまで)のレイテンシ:3.2nsec.が加算されて、カットオフ周波数を決定する帰還経路のレイテンシは合計8nsec.となる。
【0090】
このように、本第4実施例のデータ受信回路は、2つの経路(第1および第2の帰還経路)の制御量の和が高速のアナログ加算で実現されるため、デジタル演算のビット数によらず高速で低レイテンシの経路(第2の帰還経路)を構成することができる。その結果、小さな回路規模により、高周波での安定度の高いデータ受信回路(クロック復元回路)を実現することができる。
【0091】
このように、本発明に係る第1実施例〜第4実施例によれば、高速信号を受信する回路のクロックを復元する回路において、ループが位相トラッキングを行う最高速度を決める帰還経路(第2の帰還経路)の信号遅延を小さくすることができるため、高い周波数まで安定に位相トラッキングができるクロック復元が可能となり、受信タイミングマージンの広いデータ受信回路(クロック復元回路)を提供することができる。
【0092】
図28および図29は本発明に係るデータ受信回路の第5実施例を示すブロック図である。
【0093】
図28および図29と図1および図2との比較から明らかなように、本第5実施例のデータ受信回路は、図1および図2に示す従来のデータ受信回路におけるデジタルフィルタ106(6)および位相差デジタルコード変換回路105(5)に対するクロックとして、変換回路131で生成された312.5MHzの内部基準クロックRCLKの代わりに、2.5GHzのクロックRef-CLKを受け取って分周(8分周)する分周器700の出力を供給するようになっている。
【0094】
すなわち、本第5実施例のデータ受信回路において、位相差デジタルコード変換回路5およびデジタルフィルタ6に対しては復元クロック(内部基準クロックRCLK)ではなく位相インターポレータの基準クロック(クロックRef-CLK)を分周したもの(分周クロックDCLK:システムの基準クロックから生成した固定のクロック)を供給して動作させるようになっている。この分周クロックDCLKは、復元クロック(内部基準クロックRCLK)とは僅かに周波数が異なるため、データ判定回路(データ判定ユニット10〜13)およびバウンダリ検出回路(バウンダリ検出ユニット20〜23)の出力をデジタル回路(デジタルフィルタ6)に供給すると、数百から数万サイクルに1回の割合でデータの損失や重複が生じる可能性がある。しかしながら、位相差デジタルコード変換回路5およびデジタルフィルタ6は、エラーが許されないデータの受け渡し(例えば、変換回路31の出力DT[31:0])を行うものではなく、データ判定用位相制御コードDCODE[5:0]およびバウンダリ検出用位相制御コードBCODE[5:0]を生成するためだけのものであるため、多少のエラーは全く問題にならない。
【0095】
このように、本第5実施例によれば、デジタルフィルタ6を、基準クロックを分周した固定の分周クロックDCLKで動作させるため、例えば、電源投入時等の復元クロック(内部基準クロックRCLK)が安定していない状態でも、動作を安定させることができる。さらに、システムの設計等において、例えば、デジタルフィルタ6を固定の分周クロックDCLKで動作させることができるためシミュレーションを容易に行うことができるといった利点もある。
【0096】
(付記1) 第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを、信号遅延の異なる複数の帰還経路を用いて復元することを特徴とするクロック復元回路。
【0097】
(付記2) 付記1に記載のクロック復元回路において、前記複数の帰還経路は、
第1の信号遅延を有する第1の帰還経路と、
前記第1の信号遅延よりも小さい第2の信号遅延を有する第2の帰還経路とを備え、前記第1および第2の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路。
【0098】
(付記3) 付記2に記載のクロック復元回路において、前記クロックは、入力信号のデータを判定するデータ判定回路に供給されるデータ判定用クロックであることを特徴とするクロック復元回路。
【0099】
(付記4) 付記3に記載のクロック復元回路において、前記第1の信号を発生する回路および前記データ判定用クロックを発生する回路は、位相インターポレータであることを特徴とするクロック復元回路。
【0100】
(付記5) 付記3に記載のクロック復元回路において、前記第1の帰還経路は、前記データ判定回路の出力をシリアル/パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第2の帰還経路は、該変換回路を経由せずに前記第1の帰還経路よりも短い信号遅延を有することを特徴とするクロック復元回路。
【0101】
(付記6) 付記2に記載のクロック復元回路において、前記第1の信号遅延は前記第2の信号遅延よりも大きく、且つ、前記第2の帰還経路は前記第1の帰還経路のカットオフ周波数よりも高いことを特徴とするクロック復元回路。
【0102】
(付記7) 付記2に記載のクロック復元回路において、前記第1の帰還経路は、第1の利得係数を与える第1のバッファを備え、且つ、前記第2の帰還経路は、該第1の利得係数とは異なる第2の利得係数を与える第2のバッファを備えることを特徴とするクロック復元回路。
【0103】
(付記8) 付記7に記載のクロック復元回路において、前記第1の信号遅延は前記第2の信号遅延よりも大きく、且つ、前記第1利得係数は前記第2の利得係数よりも小さいことを特徴とするクロック復元回路。
【0104】
(付記9) 付記2に記載のクロック復元回路において、前記第1および第2の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするクロック復元回路。
【0105】
(付記10) 付記2に記載のクロック復元回路において、前記第1および第2の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするクロック復元回路。
【0106】
(付記11) 付記10に記載のクロック復元回路において、前記アナログ信号の加算は電流加算であることを特徴とするクロック復元回路。
【0107】
(付記12) 第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路。
【0108】
(付記13) 付記12に記載のクロック復元回路において、前記固定のクロックは、前記復元するクロックを調整するための制御信号を生成する回路に対して供給されることを特徴とするクロック復元回路。
【0109】
(付記14) 付記12に記載のクロック復元回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするクロック復元回路。
【0110】
(付記15) データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路。
【0111】
(付記16) 付記15に記載のデータ受信回路において、前記複数の帰還経路は、
第1の信号遅延を有する第1の帰還経路と、
前記第1の信号遅延よりも小さい第2の信号遅延を有する第2の帰還経路とを備え、前記クロック発生回路は、前記第1および第2の帰還経路の出力の和により前記データ判定用クロックおよび前記バウンダリ検出用クロックの位相調整を行うことを特徴とするデータ受信回路。
【0112】
(付記17) 付記16に記載のデータ受信回路において、
前記データ判定回路は、複数のデータ判定ユニットを備え、
前記バウンダリ検出回路は、複数のバウンダリ検出ユニットを備え、
前記クロック発生回路は、前記データ判定ユニットに供給するデータ判定用クロックを発生するデータ判定用クロック発生回路と、前記バウンダリ検出ユニットに供給するバウンダリ検出用クロックを発生するバウンダリ検出用クロック発生回路とを備えることを特徴とするデータ受信回路。
【0113】
(付記18) 付記17に記載のデータ受信回路において、前記データ判定用クロック発生回路および前記バウンダリ検出用クロック発生回路は、位相インターポレータであることを特徴とするデータ受信回路。
【0114】
(付記19) 付記17に記載のデータ受信回路において、前記第1の帰還経路は、前記データ判定用クロック発生回路の出力をシリアル/パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第2の帰還経路は、該変換回路を経由せずに前記第1の帰還経路よりも短い信号遅延を有することを特徴とするデータ受信回路。
【0115】
(付記20) 付記16に記載のデータ受信回路において、前記第1の信号遅延は前記第2の信号遅延よりも大きく、且つ、前記第2の帰還経路は前記第1の帰還経路のカットオフ周波数よりも高いことを特徴とするデータ受信回路。
【0116】
(付記21) 付記16に記載のデータ受信回路において、前記第1の帰還経路は、第1の利得係数を与える第1のバッファを備え、且つ、前記第2の帰還経路は、該第1の利得係数とは異なる第2の利得係数を与える第2のバッファを備えることを特徴とするデータ受信回路。
【0117】
(付記22) 付記21に記載のデータ受信回路において、前記第1の信号遅延は前記第2の信号遅延よりも大きく、且つ、前記第1利得係数は前記第2の利得係数よりも小さいことを特徴とするデータ受信回路。
【0118】
(付記23) 付記16に記載のデータ受信回路において、前記第1および第2の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするデータ受信回路。
【0119】
(付記24) 付記16に記載のデータ受信回路において、前記第1および第2の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするデータ受信回路。
【0120】
(付記25) 付記24に記載のデータ受信回路において、前記アナログ信号の加算は電流加算であることを特徴とするデータ受信回路。
【0121】
(付記26) データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路。
【0122】
(付記27) 付記26に記載のデータ受信回路において、前記固定のクロックは、前記位相制御コード出力手段に対して供給されることを特徴とするデータ受信回路。
【0123】
(付記28) 付記27に記載のデータ受信回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするデータ受信回路。
【0124】
【発明の効果】
以上、詳述したように、本発明によれば、ループのカットオフ周波数を決定する帰還経路での信号遅延を減らしてループの安定性を保ちながら高いカットオフ周波数を実現することが可能なデータ受信回路(クロック復元回路)を提供することができる。さらに、本発明によれば、電源投入時等の復元クロックが安定していない状態でも安定した動作が可能であり、また、シミュレーションを容易に行うことができるデータ受信回路(クロック復元回路)も提供することができる。
【図面の簡単な説明】
【図1】従来のデータ受信回路の一例を示すブロック図(その1)である。
【図2】従来のデータ受信回路の一例を示すブロック図(その2)である。
【図3】図1および図2のデータ受信回路における各信号のタイミングを示す図である。
【図4】図1および図2のデータ受信回路におけるレイテンシを説明するための図(その1)である。
【図5】図1および図2のデータ受信回路におけるレイテンシを説明するための図(その2)である。
【図6】本発明に係るデータ受信回路の第1実施例を示すブロック図(その1)である。
【図7】本発明に係るデータ受信回路の第1実施例を示すブロック図(その2)である。
【図8】図6および図7のデータ受信回路における第2の位相差デジタルコード変換回路の一例を示すブロック図である。
【図9】図8に示す位相差デジタルコード変換回路に入力する受信データおよびバウンダリ検出データ生成タイミングを説明するための図である。
【図10】図8に示す位相差デジタルコード変換回路が出力する位相差情報を説明するための図である。
【図11】図8に示す位相差デジタルコード変換回路における各信号のタイミングを示す図である。
【図12】図6および図7のデータ受信回路における第1のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図13】図6および図7のデータ受信回路における第2のデジタル・アナログ変換器の一例を示すブロック回路図である。
【図14】図6および図7のデータ受信回路におけるレイテンシを説明するための図である。
【図15】本発明に係るデータ受信回路の第2実施例を示すブロック図(その1)である。
【図16】本発明に係るデータ受信回路の第2実施例を示すブロック図(その2)である。
【図17】図15および図16のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【図18】図15および図16のデータ受信回路におけるレイテンシを説明するための図(その1)である。
【図19】図15および図16のデータ受信回路におけるレイテンシを説明するための図(その2)である。
【図20】本発明に係るデータ受信回路の第3実施例を示すブロック図(その1)である。
【図21】本発明に係るデータ受信回路の第3実施例を示すブロック図(その2)である。
【図22】図20および図21のデータ受信回路における第2の位相差デジタルコード変換回路の一例を示すブロック図である。
【図23】図20および図21のデータ受信回路におけるレイテンシを説明するための図(その1)である。
【図24】図20および図21のデータ受信回路におけるレイテンシを説明するための図(その2)である。
【図25】本発明に係るデータ受信回路の第4実施例を示すブロック図(その1)である。
【図26】本発明に係るデータ受信回路の第4実施例を示すブロック図(その2)である。
【図27】図25および図26のデータ受信回路におけるレイテンシを説明するための図である。
【図28】本発明に係るデータ受信回路の第5実施例を示すブロック図(その1)である。
【図29】本発明に係るデータ受信回路の第5実施例を示すブロック図(その2)である。
【符号の説明】
10〜13…データ判定ユニット(データ判定回路)
20〜23…バウンダリ検出ユニット(バウンダリ検出回路)
5…第1の位相差デジタルコード変換回路(位相差デジタルコード変換回路)
6…デジタルフィルタ
31,32…変換回路(シリアル/パラレル変換器)
41…データ判定用クロック発生回路
42…バウンダリ検出用クロック発生回路
61,611,621…バッファ
62,612,614,617,622,625,627…加算器
71…第2の位相差デジタルコード変換回路
72…第1のデジタル/アナログ変換器(DAC)
73…第2のDAC
74;634,635…加算器(電流加算器)
75…電圧制御発振器(VCO)
76…バッファ(電流増幅器)
601…第1のデジタルフィルタ
602…第2のデジタルフィルタ
631〜633…DAC
700…分周器
CLKb;CLKb0, CLKb1, CLKb2, CLKb3…バウンダリ検出用クロック
CLKd;CLKd0, CLKd1, CLKd2, CLKd3…データ判定用クロック
Claims (13)
- 第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
第1の信号遅延を有する第1の帰還経路と、
前記第1の信号遅延よりも小さい第2の信号遅延を有する第2の帰還経路とを備え、前記第1および第2の帰還経路の出力の和により位相調整を行って前記クロックを復元することを特徴とするクロック復元回路。 - 請求項1に記載のクロック復元回路において、前記クロックは、入力信号のデータを判定するデータ判定回路に供給されるデータ判定用クロックであることを特徴とするクロック復元回路。
- 請求項2に記載のクロック復元回路において、前記第1の信号を発生する回路および前記データ判定用クロックを発生する回路は、位相インターポレータであることを特徴とするクロック復元回路。
- 請求項2または3に記載のクロック復元回路において、前記第1の帰還経路は、前記データ判定回路の出力をシリアル/パラレル変換して受信データとして出力する変換回路を含み、且つ、前記第2の帰還経路は、該変換回路を経由せずに前記第1の帰還経路よりも短い信号遅延を有することを特徴とするクロック復元回路。
- 第1の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第1の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記クロックを復元する帰還経路における該復元するクロックを調整するための制御信号を生成する回路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするクロック復元回路。 - 請求項5に記載のクロック復元回路において、前記固定のクロックは、前記基準クロックを分周したものであることを特徴とするクロック復元回路。
- データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記クロック発生回路は、信号遅延の異なる複数の帰還経路を用いて前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生することを特徴とするデータ受信回路。 - 請求項7に記載のデータ受信回路において、前記複数の帰還経路は、
第1の信号遅延を有する第1の帰還経路と、
前記第1の信号遅延よりも小さい第2の信号遅延を有する第2の帰還経路とを備え、前記クロック発生回路は、前記第1および第2の帰還経路の出力の和により前記データ判定用クロックおよび前記バウンダリ検出用クロックの位相調整を行うことを特徴とするデータ受信回路。 - 請求項8に記載のデータ受信回路において、前記第1の信号遅延は前記第2の信号遅延よりも大きく、且つ、前記第2の帰還経路は前記第1の帰還経路のカットオフ周波数よりも高いことを特徴とするデータ受信回路。
- 請求項8に記載のデータ受信回路において、前記第1の帰還経路は、第1の利得係数を与える第1のバッファを備え、且つ、前記第2の帰還経路は、該第1の利得係数とは異なる第2の利得係数を与える第2のバッファを備えることを特徴とするデータ受信回路。
- 請求項8〜10のいずれか1項に記載のデータ受信回路において、前記第1および第2の帰還経路の出力の和は、デジタルコードの加算により得ることを特徴とするデータ受信回路。
- 請求項8〜10のいずれか1項に記載のデータ受信回路において、前記第1および第2の帰還経路の出力の和は、アナログ信号の加算により得ることを特徴とするデータ受信回路。
- データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御信号を出力する位相制御コード出力手段と、
前記位相制御信号を受け取って前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生するクロック発生回路とを備え、前記データ判定用クロックおよび前記バウンダリ検出用クロックを発生する帰還経路に対して、システムの基準クロックから生成した固定のクロックを供給することを特徴とするデータ受信回路。
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