JP4940846B2 - 通信試験回路及び通信インタフェース回路並びに通信試験方法 - Google Patents

Description

本発明は通信試験回路及び通信インタフェース回路並びに通信試験方法に関し、特に受信信号からクロック信号を復元してデータ検出を行う通信インタフェース回路を試験する通信試験回路、その通信インタフェース回路、及び通信試験方法に関する。

近年、コンピュータやその他の情報処理装置を構成する部品などの各要素の高性能化に伴って、要素間のデータ転送速度を向上させる高速シリアルインタフェースを組み込むことが必須となっている。

このような高速シリアルインタフェースの受信回路では、送られてきた信号に対して正確なタイミングでデータの検出を行うことが必要である。そこで、受信回路には、受信信号から正確なクロックを生成するため、位相調整を行うＣＤＲ（Clock Data Recovery）回路が設けられている。

図５は、従来のＣＤＲ回路の構成例を示したブロック図である。
従来のＣＤＲ回路は、データラッチ部９０１、バウンダリラッチ部９０２、バウンダリ用クロック生成部９０３、データラッチ用クロック生成部９０４、及び位相調整コード生成部９０５を具備する。データラッチ部９０１は、データラッチ用クロック生成部９０４の生成するクロック信号によって動作し、入力された差動信号からデータをラッチする。バウンダリラッチ部９０２は、バウンダリ用クロック生成部９０３の生成するクロック信号によって動作し、同じ入力信号のバウンダリをラッチする。位相調整コード生成部９０５は、バウンダリラッチ部９０２のラッチタイミングと、受信信号のデータ遷移タイミングとを比較して位相の進み遅れを判定し、バウンダリ用クロック信号の位相を実際の入力信号に合わせて調整するための位相調整コードを生成し、バウンダリ用クロック生成部９０３へ出力する。これにより、バウンダリ用クロック信号の位相が調整される。また、データラッチ用クロック信号は、エッジが、常にバウンダリ用クロック信号のエッジの中央に固定されるように調整される。さらに、意図的にバウンダリ検出のタイミングを本来の位置の前後にずらして、バウンダリの検出タイミングを変化させるように構成し、クロック復元動作の安定化を図るクロック復元回路も提案されている（たとえば、特許文献１参照）。

このようなシリアルインタフェースの受信回路の規格では、許容される最大ジッタ（時間方向ノイズ）が定義されている。受信回路は、最大許容ジッタ値までの時間方向ノイズが乗った信号を受信できなければならない。このため、出荷時に、受信回路が最大許容ジッタの受信信号に対し正しくデータを判定できるかどうか、ジッタトレランス（Jitter Tolerance：ジッタ耐力）試験が行われる。

ジッタトレランス試験では、規定された所定のジッタを重畳した送受信データを実際に受信回路に入力して試験を行う。たとえば、テスタによってジッタを含む入力信号を生成して受信回路に入力する手法や、外付け部品を試験ボードに実装し、入力信号にジッタを印加する手法などがある。また、シリアルインタフェース回路（入出力を含む）にジッタ試験用回路を設け、送信回路に供給するクロック信号にジッタを含ませることにより、送信データにジッタを重畳し、この送信データを受信回路に入力して試験を行うものもある（たとえば、特許文献２参照）。
特開２００２−３１４５１６号公報（図４） 特開２００５−４６５３号公報（図１）

しかし、従来のジッタトレランスの試験手法は、高速シリアルデータを送受信する高速シリアルインタフェースには適さないという問題点がある。
一般的に、高速シリアルインタフェースの信号伝送速度は、１Ｇｂｐｓを超え、将来的には、さらに高い値となることが予想される。たとえば、ＰＣＩ（Peripheral Component Interconnect）Ｅｘｐｒｅｓｓでは、１方向２本で構成されるレーンを介して、２．５Ｇｂｐｓの高速差動パルス伝送が行われる。

ところで、基本的な試験環境では、ジッタを乗せた高速シリアルデータを生成し、受信回路にその高速シリアルデータを入力して試験を行う。しかしながら、一般的なＬＳＩテスタでは、ジッタを生成する機能は含まれておらず、テスタを用いる場合には、ジッタトレランスを測定可能なテスタを使用しなければならないという問題点がある。ジッタトレランスを測定可能なテスタは、非常に高価であり、台数を確保することは容易ではない。したがって、量産時の試験に用いるのは、現実的ではない。また、送信データが高速となると、精度の問題も生じる。

外付け部品を試験ボードに実装してジッタを印加する試験環境を構築する場合には、製品とは別に試験ボードを製作しなければならず、非常に手間がかかる。さらに、試験ボードのメンテナンスが煩雑であり、その精度を保証することが難しいという問題点もある。

また、送信回路に供給するクロック信号にジッタを含ませ、ジッタが重畳された信号を受信回路に入力させる手法では、製品部に加えて、ジッタを生成して送信データに重畳する試験回路を設計しなければならず、手間がかかる。

本発明はこのような点に鑑みてなされたものであり、量産時試験において、ジッタトレランスのような耐性試験を一般的な環境下で行うことが可能な通信試験回路及び通信インタフェース回路並びに通信試験方法を提供することを目的とする。

本発明では上記課題を解決するために、図１に示すような通信試験回路１が提供される。通信試験回路１は、加算器１ａ、クロック生成部（図では、第２のクロック生成部）１ｃを具備し、受信信号からデータ検出のためのクロック信号（図では、第２のクロック信号）を復元する。試験対象の通信インタフェースのデータ検出回路２は、受信信号から復元されるクロック信号に応じたデータ検出タイミングで受信信号のデータを検出する。加算器１ａは、受信信号の位相に応じてデータ検出タイミングを調整するための位相調整信号と、所定のオフセットとを入力し、位相調整信号にオフセットを加算してオフセット付き位相調整信号を算出する。オフセット付き位相調整信号は、クロック生成部（第２のクロック生成部）１ｃに出力される。クロック生成部（第２のクロック生成部）１ｃは、オフセット付き位相調整信号に応じてクロック信号（第２のクロック信号）の位相を調整して出力する。

このような通信試験回路１によれば、加算器１ａは、位相調整信号にオフセットを加算し、そのオフセット付き位相調整信号をクロック生成部（第２のクロック生成部）１ｃに出力する。クロック生成部（第２のクロック生成部）１ｃは、オフセット付き位相調整信号に基づいて、クロック信号（第２のクロック信号）を調整してデータ検出回路２へ出力する。これにより、データ検出回路２がクロック信号に基づいて発生させるデータ検出用タイミングが、本来の受信信号に対し、オフセットに応じた時間軸方向にずれる。

また、上記課題を解決するために、加算器１ａ、第１のクロック生成部１ｂ、及び第２のクロック生成部１ｃを具備し、受信信号からデータ検出のための第１のクロック信号と、第２のクロック信号とを復元する通信インタフェース回路の試験を行う通信試験回路１が提供される。試験対象の通信インタフェースは、受信信号から復元される、データの遷移点を検出するバウンダリ検出タイミングと、データを検出するデータ検出タイミングとを規定する２種類のクロック信号に基づいてデータ検出を行う。第１のクロック信号は、バウンダリ検出タイミングまたはデータ検出タイミングのいずれか一方のタイミングを規定するクロック信号である。また、第２のクロック信号は、第１のクロック信号がバウンダリ検出タイミングを規定する場合はデータ検出タイミングを規定し、第１のクロック信号がデータ検出タイミングを規定する場合はバウンダリ検出タイミングを規定する。加算器１ａは、第１のクロック信号と第２のクロック信号とを、受信信号に応じた位相に調整する位相調整信号と、所定のオフセットとを入力し、位相調整信号にオフセットを加算してオフセット付き位相調整信号を算出する。第１のクロック生成部１ｂは、位相調整信号をそのまま入力し、第１のクロック信号の位相を位相調整信号に応じて調整して出力する。第２のクロック生成部１ｃは、加算器１ａから取得したオフセット付き位相調整信号に基づいて第２のクロック信号の位相を調整して出力する。

このような通信試験回路１によれば、加算器１ａは、第１のクロック信号と第２のクロック信号の位相を受信信号の位相に応じて調整する位相調整信号に所定のオフセットを加算し、オフセット付き位相調整信号を算出し、第２のクロック生成部１ｃへ出力する。第２のクロック生成部１ｃは、オフセット付き位相調整信号に基づいて第２のクロック信号を調整して出力する。一方、第１のクロック生成部１ｂは、位相調整信号に基づいて第１のクロック信号を調整して出力する。これにより、バウンダリ検出タイミングまたはデータ検出タイミングに、本来の受信信号に対し、オフセットに応じた時間軸方向にずれる。

また、上記課題を解決するために、受信信号から第１のクロック信号と第２のクロック信号とを復元してデータ検出を行う通信インタフェース回路において、入力された前記受信信号に基づき、前記受信信号から前記データの遷移点を検出するバウンダリ検出タイミング、または、前記受信信号から前記データを検出するデータ検出タイミングのうち、いずれか一方のタイミングを規定する前記第１のクロック信号、及び他方のタイミングを規定する前記第２のクロック信号を、前記受信信号の位相の変動に応じて調整するための位相調整信号を生成する位相調整信号生成部と、前記位相調整信号と所定のオフセットとを入力し、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出する加算器と、前記位相調整信号をそのまま入力し、前記第１のクロック信号の位相を前記位相調整信号に応じて調整して出力する第１のクロック生成部と、前記加算器によって前記オフセットが加算された前記オフセット付き位相調整信号を入力し、前記第２のクロック信号の位相を前記オフセット付き位相調整信号に応じて調整して出力する第２のクロック生成部と、前記第２のクロック信号、または、前記第１のクロック信号に基づいて規定される前記データ検出タイミングによって前記受信信号からデータを検出するデータ検出部と、を具備することを特徴とする通信インタフェース回路が提供される。

このような通信インタフェース回路では、位相調整信号生成部は、バウンダリ検出タイミング及びデータ検出タイミングを規定する第１のクロック信号及び第２のクロック信号の位相を、受信信号に応じて調整するための位相調整信号を生成する。加算器は、位相調整信号にオフセットを加算し、第２のクロック生成部へ出力する。第２のクロック生成部は、オフセット付き位相調整信号に基づいて第２のクロック信号を調整して出力する。一方、第１のクロック生成部は、オフセットが加算されない位相調整信号に応じて第１のクロック信号を生成する。これにより、第１のクロック信号と、オフセットに応じたずれが含まれる第２のクロック信号がデータ検出部に入力され、データ検出回路のバウンダリ検出タイミングと、データ検出タイミングとの間の本来の位相関係に対し、オフセットに応じた時間軸方向のずれが生じる。

また、上記課題を解決するために、受信信号から第１のクロック信号と第２のクロック信号とを復元してデータ検出を行う通信インタフェース回路を試験する通信試験方法において、加算器が、前記受信信号から前記データの遷移点を検出するバウンダリ検出タイミング、または、前記受信信号から前記データを検出するデータ検出タイミングのうち、いずれか一方のタイミングを規定する前記第１のクロック信号、及び他方のタイミングを規定する前記第２のクロック信号に対し、前記受信信号に応じた位相調整を指示する位相調整信号を入力されるとともに、試験時に所定のオフセットが入力されると、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出し、第１のクロック生成部が、前記位相調整信号をそのまま入力し、前記第１のクロック信号の位相を前記位相調整信号に応じて調整して出力し、第２のクロック生成部が、前記加算器によって前記オフセットが加算された前記オフセット付き位相調整信号を入力し、前記第２のクロック信号の位相を前記オフセット付き位相調整信号に応じて調整して出力し、前記データ検出タイミングまたは前記バウンダリ検出タイミングのいずれか一方を、前記受信信号に応じたタイミングからずらす、ことを特徴とする通信試験方法が提供される。

このような通信試験方法では、加算器は、第２のクロック生成部に、位相調整信号にオフセットを加算して出力する。第２のクロック生成部は、オフセット付き位相調整信号に基づいて第２のクロック信号を調整して出力する。一方、第１のクロック生成部は、オフセットが加算されない位相調整信号に応じて第１のクロック信号を生成する。これにより、試験時に所定のオフセットを設定すれば、バウンダリ検出タイミングとデータ検出タイミングとの間にずれが生じ、ジッタトレランスが試験される。

本発明の通信試験回路は、データ検出用のタイミングを規定するクロック信号を調整する位相調整信号に、所定のオフセットを加算することによって、本来の受信信号に対するデータ検出タイミングをオフセットに応じてずらすことができる。さらに、データ検出用クロック信号またはバウンダリ検出用クロック信号を生成するクロック生成部に入力する位相調整信号にオフセットを加算することによって、本来のデータ検出用クロック信号とバウンダリ検出用クロック信号との間の位相関係に対し、オフセットに応じた時間軸方向のずれを生じさせる。

このように、データ検出用クロック信号、あるいは、データ検出用クロック信号またはバウンダリ検出用クロック信号のいずれかの位相を、オフセットに応じて受信信号の位相とずらすことにより、データ検出タイミングにずれが生じ、データ検出が可能なデータ検出タイミングのずれの範囲（ノイズマージン）を試験することができる。この結果、間接的にジッタ許容範囲が保証されるので、ジッタトレランス試験を行ったこととなる。

また、このような通信試験回路を搭載した通信インタフェース回路及びその通信試験方法は、回路内部で受信データ信号と受信データ検出タイミングのずれを任意に作り出すことができるので、高価なテスタや、煩雑な外付け回路などを用いることなく、試験を行うことができる。たとえば、回路内部で擬似的にジッタと同じ状態を発生させ、ジッタトレランス試験を行うことが可能となる。

以下、本発明の実施の形態を図面を参照して説明する。まず、実施の形態に適用される発明の概念について説明し、その後、実施の形態の具体的な内容を説明する。
図１は、実施の形態に適用される発明の概念図である。

本発明に係る通信試験回路１は、加算器１ａ、第１のクロック生成部１ｂ、及び第２のクロック生成部１ｃを具備し、受信データ信号に応じて算出された位相調整信号に応じて、データ検出用クロック信号と、バウンダリ検出用クロック信号とを生成し、データ検出回路２へ出力する。

加算器１ａは、受信信号の位相の変動に応じて、バウンダリ検出用クロック信号及びデータ検出用クロック信号の位相を調整するための位相調整信号と、所定のオフセットとを入力し、オフセットを位相調整信号に加算したオフセット付き位相調整信号を第２のクロック生成部１ｃへ出力する。なお、オフセットが０である場合には、位相調整信号がそのままの値で第２のクロック生成部１ｃへ出力される。

第１のクロック生成部１ｂは、位相調整信号を入力し、位相調整信号に基づいて第１のクロック信号の位相を調整し、データ検出回路２へ出力する。なお、第１のクロック生成部１ｂは、受信信号のデータ遷移点を検出するバウンダリ検出タイミングを規定するバウンダリ検出用クロック信号、または、受信信号のデータを検出するデータ検出タイミングを規定するデータ検出用クロック信号のいずれか一方として、データ検出回路２へ入力される。

第２のクロック生成部１ｃは、加算器１ａから入力されたオフセット付き位相調整信号に基づき、第２のクロック信号を生成する。オフセット付き位相調整信号が入力されるので、本来の第２のクロック信号に対し、オフセットに応じた時間軸方向のずれを含むクロック信号が生成される。第２のクロック生成部１ｃは、第１のクロック生成部１ｂとは、異なるクロック信号としてデータ検出回路２へ入力される。すなわち、第１のクロック生成部１ｂの生成する第１のクロック信号がバウンダリ検出用クロック信号であれば、第２のクロック信号は、データ検出用クロック信号になる。一方、第１のクロック生成部１ｂの生成する第１のクロック信号がデータ検出用クロック信号であれば、第２のクロック信号は、バウンダリ検出用クロック信号になる。

データ検出回路２は、第１のクロック信号及び第２のクロック信号に基づくバウンダリ検出用クロック信号及びデータ検出用クロック信号によって、受信信号からデータを検出するデータ検出処理を行う。

このような構成の通信試験回路１及びデータ検出回路２の動作について説明する。
図示しないＣＤＲ回路は、受信データ信号に基づき、バウンダリ検出用クロック信号のエッジと、受信データ信号のデータの遷移点とを比較し、バウンダリ検出用クロック信号のエッジがデータの遷移点に来るように、位相を調整する位相調整信号を算出する。

第１のクロック生成部１ｂには、位相調整信号がそのまま入力されるので、位相調整信号に応じて位相が調整された第１のクロック信号がデータ検出回路２に出力される。一方、加算器１ａは、位相調整信号に所定のオフセットを加算してオフセット付き位相調整信号を算出し、第２のクロック生成部１ｃへ出力する。第２のクロック生成部１ｃは、オフセット付き位相調整信号に応じて位相が調整された第２のクロック信号をデータ検出回路２へ出力する。

たとえば、データ検出回路２が、第１のクロック信号をバウンダリ検出用クロック信号とし、第２のクロック信号をデータ検出用クロック信号とする場合、バウンダリ検出用クロック信号のエッジは、受信データの遷移点と一致するようになる。一方、オフセット付き位相調整信号で調整が行われたデータ検出用クロック信号は、エッジは、バウンダリ検出用クロック信号の中央から、オフセットに応じた位置にずれる。これにより、データ検出のラッチが可能な範囲（ノイズマージン）の試験を行い、間接的にジッタ許容範囲の保証が可能となる。

逆に、データ検出回路２が、第１のクロック信号をデータ検出用クロック信号とし、第２のクロック信号をバウンダリ検出用クロック信号とする場合、バウンダリ検出用クロック信号のエッジが、受信データの遷移点とずれるようになる。これにより、位相調整信号の生成に参照されるバウンダリ検出タイミングがずれるので、上記と同様の効果が得られる。

通常状態においてはオフセット＝０を出力すれば、加算器１ａを介して第２のクロック生成部１ｃに入力される位相調整信号は、第１のクロック生成部１ｂに入力される位相調整信号と同じものになる。したがって、第２のクロック生成部１ｃは、第１のクロック生成部１ｂと同様に、本来の位相調整信号に応じて、第２のクロック信号の位相を調整することができる。これにより、データ検出回路２において、データ検出用クロック信号のエッジは、バウンダリ検出用クロック信号の中央に位置するように調整される。こうして、バウンダリ検出用クロック信号とデータ検出用クロック信号とが調整され、受信データの検出タイミングが受信データ信号に適合する。

上記の動作を受信データの信号波形を用いて説明する。
図２は、本発明が適用される受信データの信号波形を示した図である。（Ａ）は、受信データ信号波形、（Ｂ）は、受信データ信号重ね合わせ波形、（Ｃ）は、試験時の信号波形である。図の水平方向は時間軸であり、左から右に時間が経過する。

（Ａ）受信データの信号波形に示したように、受信データ信号は、１組の受信データ信号の位相が互いに入れ替わる差動信号である。バウンダリ検出用クロック信号は、データの遷移点、すなわち、それぞれの信号波形が交差する境界を検出するため、データの遷移点にバウンダリ検出用クロック信号のエッジが位置するようにクロックを生成する。図では、Ｂ（ｉ），Ｂ（ｉ＋１）に、バウンダリ検出用クロック信号のエッジが位置するように、調整が行われる。データ検出用クロック信号は、データを検出するため、バウンダリ検出用クロック信号のエッジとエッジの中間の中央部にエッジがくるように調整される。図では、Ｂ（ｉ），Ｂ（ｉ＋１）の中央のＤ（ｉ）にデータ検出用クロック信号のエッジが位置するように調整が行われる。

（Ｂ）受信データ信号重ね合わせ波形は、データ検出用クロック信号エッジＤ（ｉ）を中心として、複数の受信データ信号波形を重ね合わせた波形である。バウンダリ検出用クロック信号及びデータ検出用クロック信号は、入力した受信データ信号に基づいて、次回以降に入力される受信データ信号のデータ遷移点を予測して調整が行われるため、理想的には、すべての受信データ波形を重ね合わせると波形が一致するはずである。しかしながら、実際の受信データ信号には、時間軸方向にノイズ成分であるジッタ１００ａ，１００ｂが含まれるため、バウンダリ検出用クロック信号エッジＢ（ｉ），Ｂ（ｉ＋１）と、点線で示した実際の受信データ信号のデータの遷移点との間にずれが生じる。したがって、ノイズマージン１０１ａを評価することによって、間接的にジッタトレランスを試験することができる。

（Ｃ）試験時波形は、ジッタトレランス試験が行われる時の受信データ信号波形と、バウンダリ検出用クロック信号エッジＢ（ｉ），Ｂ（ｉ＋１）と、データ検出用クロック信号エッジｄ（ｉ）の関係を示している。データ検出用クロック信号は、選択器１ａ及び加算器１ｂによって、位相調整信号にオフセットが加算されている。データ検出用クロック生成部１ｃでは、本来のデータ検出用クロック信号のエッジＤ（ｉ）に対し、加算されたオフセットに応じた時間軸上のオフセット１０２分ずれたデータ検出用クロック信号が生成される。これは、ジッタにより、受信データ信号の遷移点がオフセット１０２分ずれた場合と同等である。したがって、オフセット１０２を適宜設定すれば、ジッタトレランスの試験を行うことができる。

以下、実施の形態を、２相の差動信号で構成されるデータ信号を受信してクロックを復元し、受信データ信号からデータを抽出する通信インタフェース回路に適用した場合を例に図面を参照して詳細に説明する。

図３は、本発明の実施の形態の通信インタフェース回路のブロック図である。ここでは、説明をわかりやすくするため、第１のクロック生成部をＣＤＲ回路２０内のバウンダリ用クロック生成部、第２のクロック生成部を同じくＣＤＲ回路２０内のデータラッチ用クロック生成部とするが、この構成は、適用の形態に応じて適宜変更することが可能である。

本発明の実施の形態の通信インタフェース回路は、試験時に位相調整量に試験用のオフセット量を加算する試験回路１１及び加算器１２と、データラッチ部２１、バウンダリラッチ部２２、位相調整コード生成部２３、バウンダリ用クロック生成部２４、及びデータラッチ用クロック生成部２５を有するＣＤＲ回路２０と、受信回路３０とを具備する。

試験回路１１は、試験制御信号を入力し、試験時であれば、オフセットまたは試験コードを加算器１２へ出力する。試験時でなければ、オフセット＝０または、試験非実行の試験コードを出力する選択器として機能する。

加算器１２は、位相調整コード生成部２３の生成した位相調整コードと、試験回路１１の設定したオフセットとを加算し、データラッチ用クロック生成部２５へ出力する。オフセットは、オフセット値を規定する試験コードであってもよい。オフセットが、試験コードであれば、試験コードに応じたオフセット値を規定し、位相調整コードに加える。あるいは、位相調整コードに試験コードを加えて出力し、変換は、データラッチ用クロック生成部２５で行うようにしてもよい。なお、オフセット＝０であれば、位相調整コードがそのまま出力される。

ＣＤＲ回路２０は、バウンダリ検出用クロック信号（以下、バウンダリ用クロック信号とする）と、データ検出用クロック信号（以下、データラッチ用クロック信号とする）とについて、実際の受信データ信号との位相のずれをフィードバックして位相調整を行う。データラッチ部２１は、データラッチ用クロック生成部２５が生成するデータラッチ用クロック信号に応じて、受信データ信号からデータをラッチする。バウンダリラッチ部２２は、バウンダリ用クロック生成部２４が生成するバウンダリ用クロック信号に応じて受信データ信号のバウンダリをラッチする。位相調整コード生成部２３は、受信データ信号のデータ遷移点と、バウンダリラッチ部２２のラッチタイミングとを比較し、バウンダリ用クロック信号の位相を調整する位相調整コードを生成する。バウンダリ用クロック生成部２４は、位相調整コードに基づき、バウンダリ用クロック信号の位相を調整する。データラッチ用クロック生成部２５は、加算器１２を介して入力される位相調整コード、または、オフセット付き位相調整コードに応じてデータラッチ用クロック信号の位相を調整する。

受信回路３０は、外部から入力された信号を受信し、受信データ信号として、ＣＤＲ回路２０へ出力する。
なお、図３に示した構成は一例であり、本発明の範囲内で適宜変更することができる。たとえば、加算器１２は、位相調整コード生成部２３の回路ブロックに含んでもよい。また、受信回路３０は、なくても外部入力データを直接ラッチで受けることもできる。

このような通信インタフェース回路では、試験が行われていない通常時には、受信回路３０は、外部から送信された信号を受信し、受信データ信号としてＣＤＲ回路２０へ出力する。ＣＤＲ回路２０では、バウンダリ検出タイミングを作るバウンダリ検出用クロック信号のエッジがデータの遷移点に来るように、また、データ検出タイミングを作るデータ検出用クロック信号のエッジが２つのバウンダリ用クロック信号のエッジの中央に位置するように、受信データ信号に応じて位相調整を行う。

テスタなどの指示によって、試験が開始されると、試験回路１１は、オフセットを決める試験コードを加算器１２へ出力する。加算器１２は、位相調整コードに試験コード、または試験コードに基づくオフセットを加算し、データラッチ用クロック生成部２５へ出力する。データラッチ用クロック生成部２５は、試験コードが加算された位相調整コードに基づいてデータラッチ用クロック信号の位相調整を行う。一方、バウンダリ用クロック生成部２４は、位相調整コード生成部２３が生成した位相調整コードに基づいて、バウンダリ用クロック信号の位相調整を行う。したがって、データラッチ用クロック信号のエッジは、バウンダリ用クロック信号の２つのエッジ間の中央から、試験コードに応じてずれた位置になる。

このように、データラッチ用クロック信号のエッジをバウンダリ用クロック信号の中央からずらすことで、ラッチ可能な範囲を試験し、間接的にジッタ許容範囲を確認することができる。試験時に試験コードを調整して、データラッチ用クロック信号のエッジの位置を任意に設定することができるので、実チップが完成して量産段階となった後で、試験環境やマクロの特性に合わせて試験コードを適切に選択することができる。

また、回路内部でデータラッチ用クロック信号のエッジを任意に設定して、擬似的にジッタを作り出すので、ジッタを生成する高価なテスタを用いなくとも、一般的なテスタで十分に試験を行うことができる。データレートは最速ではなくても、ＣＤＲ回路がロック可能なデータレートであればよいので、安価なテスタでも入力データを生成可能である。なお、試験を行う場合には、ボードの特性が影響しないように、テスタで、「０１０１」データパターンのシリアルデータを生成し、対象の通信インタフェース回路に入力する。

以上のように、本発明によれば、一般的なテスタを用いた試験環境において、量産時のジッタトレランス試験を行うことができる。
また、テスタを用いなくとも、同一チップ上の高速シリアルインタフェースの送信回路で「０１０１」パターンを出力し、内部回路、もしくは、試験ボード上でこの出力信号を受信回路にループバックして試験を行うこともできる。

次に、上記の通信インタフェース回路を用いて試験を行う通信試験方法について説明する。
図４は、本発明の実施の形態の通信試験方法による処理手順の一例を示したフローチャートである。受信回路により受信が開始されて、処理が開始される。

［ステップＳ０１］ 試験が実行されているかどうかを判定する。たとえば、外部のテスタなどから入力される試験制御信号に基づき、判定を行う。試験実行中でなければ、処理をステップＳ０２へ進める。試験実行状態であれば、処理をステップＳ０３へ進める。

［ステップＳ０２］ 試験が行われていなければ、位相調整コード生成部２３が算出したオフセットなしの位相調整コードによりデータラッチ用クロック信号の位相を調整し、データラッチ用クロック信号を出力する。その後、処理をステップＳ０６へ進める。これにより、試験状態でなければ、データラッチ用クロック信号のエッジが、バウンダリ用クロック信号の２つのエッジの中央に位置するように位相が調整されて、出力される。

［ステップＳ０３］ 試験が行われていれば、テスタなどから設定された試験コードを取得する。
［ステップＳ０４］ 位相調整コード生成部２３が算出した位相調整分と、ステップＳ０３によって取得された試験コードを加算し、オフセット付き位相調整コードを算出する。

［ステップＳ０５］ ステップＳ０４で算出されたオフセット付き位相調整コードによりデータラッチ用クロック信号の位相を調整し、データラッチ用クロック信号を出力する。その後、処理をステップＳ０６へ進める。これにより、試験状態であれば、データラッチ用クロック信号のエッジが、バウンダリ用クロック信号の２つのエッジの中央からオフセットに応じてずれた位置になるように位相が調整されて、出力される。

［ステップＳ０６］ 受信が継続されているかどうかを判定する。受信が継続されている場合には、ステップＳ０１に戻って、位相調整処理を継続する。受信が終了していれば、処理を終了する。

以上の処理手順が実行されることにより、試験実行時には、データラッチ用クロック信号のエッジをバウンダリ用クロック信号の中央から任意の位置にずらし、受信データを検出できるかどうかを確認するマージン試験を行うことができる。なおかつ、間接的なジッタトレランス試験を行うことができる。

なお、上記の説明では、最初にＣＤＲ回路によってタイミングがロックされた後に試験モードに入るとしているが、最初から試験モードとすることもできる。この場合、最初からオフセットが設定された状態で動作が開始される。これにより、ジッタが発生している状態で、ＣＤＲ回路がタイミングをロックし、正常にデータ受信ができるようになるかどうかを試験することが可能となる。

実施の形態に適用される発明の概念図である。 本発明が適用される受信データの信号波形を示した図である。 本発明の実施の形態の通信インタフェース回路のブロック図である。 本発明の実施の形態の通信試験方法による処理手順の一例を示したフローチャートである。 従来のＣＤＲ回路の構成例を示したブロック図である。

符号の説明

１ 通信試験回路
１ａ 加算器
１ｂ 第１のクロック生成部
１ｃ 第２のクロック生成部
２ データ検出回路

Claims (8)

1. 受信信号からクロック信号を復元してデータ検出を行う通信インタフェース回路を試験する通信試験回路において、
   前記受信信号から前記データを検出するデータ検出タイミングを前記受信信号の位相に応じて調整するための位相調整信号と、所定のオフセットとを入力し、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出する加算器と、
   前記加算器によって算出された前記オフセット付き位相調整信号を入力し、前記クロック信号を前記オフセット付き位相調整信号に応じて調整して出力するクロック生成部と、
   を具備することを特徴とする通信試験回路。
2. 前記加算器は、前記オフセットを、外部から可変に設定可能な試験コードとして入力し、前記試験コードに応じて前記位相調整信号に加算するオフセット値を規定する、
   ことを特徴とする請求項１記載の通信試験回路。
3. 前記通信試験回路は、さらに、
   試験状態であるか否かを示す試験情報に基づいて、試験時であると判定された場合には、前記オフセットを出力し、試験時でないと判定されれば、前記オフセットとして０を出力する選択器、
   を有することを特徴とする請求項１記載の通信試験回路。
4. 受信信号から第１のクロック信号と第２のクロック信号とを復元してデータ検出を行う通信インタフェース回路を試験する通信試験回路において、
   前記受信信号から前記データの遷移点を検出するバウンダリ検出タイミング、または、前記受信信号から前記データを検出するデータ検出タイミングのうち、いずれか一方のタイミングを規定する前記第１のクロック信号、及び他方のタイミングを規定する前記第２のクロック信号に対し、前記受信信号に応じた位相調整を指示する位相調整信号を入力するとともに、所定のオフセットを入力し、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出する加算器と、
   前記位相調整信号をそのまま入力し、前記第１のクロック信号の位相を前記位相調整信号に応じて調整して出力する第１のクロック生成部と、
   前記加算器によって前記オフセットが加算された前記オフセット付き位相調整信号を入力し、前記第２のクロック信号の位相を前記オフセット付き位相調整信号に応じて調整して出力する第２のクロック生成部と、
   を具備することを特徴とする通信試験回路。
5. 前記加算器は、前記オフセットを、外部から可変に設定可能な試験コードとして入力し、前記試験コードに応じて前記位相調整信号に加算するオフセット値を規定する、
   ことを特徴とする請求項４記載の通信試験回路。
6. 前記通信試験回路は、さらに、
   試験状態であるか否かを示す試験情報に基づいて、試験時であると判定された場合には、前記オフセットを出力し、試験時でないと判定されれば、前記オフセットとして０を出力する選択器、
   を有することを特徴とする請求項４記載の通信試験回路。
7. 受信信号から第１のクロック信号と第２のクロック信号とを復元してデータ検出を行う通信インタフェース回路において、
   入力された前記受信信号に基づき、前記受信信号から前記データの遷移点を検出するバウンダリ検出タイミング、または、前記受信信号から前記データを検出するデータ検出タイミングのうち、いずれか一方のタイミングを規定する前記第１のクロック信号、及び他方のタイミングを規定する前記第２のクロック信号を、前記受信信号の位相の変動に応じて調整するための位相調整信号を生成する位相調整信号生成部と、
   前記位相調整信号と所定のオフセットとを入力し、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出する加算器と、
   前記位相調整信号をそのまま入力し、前記第１のクロック信号の位相を前記位相調整信号に応じて調整して出力する第１のクロック生成部と、
   前記加算器によって前記オフセットが加算された前記オフセット付き位相調整信号を入力し、前記第２のクロック信号の位相を前記オフセット付き位相調整信号に応じて調整して出力する第２のクロック生成部と、
   前記第２のクロック信号、または、前記第１のクロック信号に基づいて規定される前記データ検出タイミングによって前記受信信号からデータを検出するデータ検出部と、
   を具備することを特徴とする通信インタフェース回路。
8. 受信信号から第１のクロック信号と第２のクロック信号とを復元してデータ検出を行う通信インタフェース回路を試験する通信試験方法において、
   加算器が、前記受信信号から前記データの遷移点を検出するバウンダリ検出タイミング、または、前記受信信号から前記データを検出するデータ検出タイミングのうち、いずれか一方のタイミングを規定する前記第１のクロック信号、及び他方のタイミングを規定する前記第２のクロック信号に対し、前記受信信号に応じた位相調整を指示する位相調整信号を入力されるとともに、試験時に所定のオフセットが入力されると、前記位相調整信号に前記オフセットを加算してオフセット付き位相調整信号を算出し、
   第１のクロック生成部が、前記位相調整信号をそのまま入力し、前記第１のクロック信号の位相を前記位相調整信号に応じて調整して出力し、
   第２のクロック生成部が、前記加算器によって前記オフセットが加算された前記オフセット付き位相調整信号を入力し、前記第２のクロック信号の位相を前記オフセット付き位相調整信号に応じて調整して出力し、
   前記データ検出タイミングまたは前記バウンダリ検出タイミングのいずれか一方を、前記受信信号に応じたタイミングからずらす、
   ことを特徴とする通信試験方法。

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