JP6032080B2 - 受信回路及び受信回路の制御方法 - Google Patents
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Description
図5は、本発明の第1の実施形態における受信回路の構成例を示す図である。この図5において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第1の実施形態における受信回路は、データ補間型のCDR回路10、判定帰還等化回路(DFE回路:Decision Feedback Equalizer)20、及び第1のオフセットコード生成回路41を有する。なお、第1の実施形態における受信回路は、図5においては図示していないが、図1に示した受信回路と同様にBER検出回路を有している。
次に、本発明の第2の実施形態について説明する。
第1の実施形態における受信回路では、DFE回路20の比較器が異なる閾値オフセットを用いるために、CDR回路10用の比較器を配置することになる。また、1つの比較器に対して1つの閾値オフセットしか設定できないため、CDR回路が信号の立ち上がりのエッジ又は立ち下がりエッジの一方しか使用することができないので、エッジ検出率が半分になりCDR回路の利得が落ちるとともにトラッキングエラーが増加する。以下に説明する第2の実施形態における受信回路は、CDR回路10とDFE回路20とで同じ比較器を用いてデータ検出の位相オフセットを実現し、これらの問題を解決するものである。
本発明の諸態様を付記として以下に示す。
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、
前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路。
(付記2)
前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第1の比較器の閾値をオフセットすることを特徴とする付記1記載の受信回路。
(付記3)
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第1の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記1記載の受信回路。
(付記4)
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第1の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記1記載の受信回路。
(付記5)
再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第1の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする付記1記載の受信回路。
(付記6)
前記第1の比較器の出力に基づいて前記データ信号の立ち上がりであるか又は立ち下がりであるかを検出するパターンフィルタを有し、
前記位相検出回路は、前記パターンフィルタの出力を参照し、前記データ信号の立ち上がり又は立ち下がりの一方で判定を行うことを特徴とする付記1記載の受信回路。
(付記7)
前記判定帰還等化回路は、複数のタップの判定帰還等化回路であることを特徴とする付記1記載の受信回路。
(付記8)
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路の制御方法。
11 データ補間スイッチドキャパシタ回路
12 比較器
13 デマルチプレクサ
14 パターンフィルタ
15 位相検出回路
16 ローパスフィルタ
17 補間コード生成回路
18 加算器
20 判定帰還等化(DFE)回路
21、24 比較器
22 等化論理回路
30 ビットエラーレート検出回路
41、42 オフセットコード生成回路
Claims (6)
- 入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、
前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路。 - 前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第1の比較器の閾値をオフセットすることを特徴とする請求項1記載の受信回路。
- 前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第1の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項1又は2記載の受信回路。
- 前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第1の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項1又は2記載の受信回路。
- 再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第1の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする請求項1〜4の何れか1項に記載の受信回路。 - 入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路の制御方法。
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US10355889B1 (en) * | 2016-12-12 | 2019-07-16 | Cadence Design Systems, Inc. | Adaptive pattern filtering for clock and data recovery to minimize interaction with decision feedback equalization |
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---|---|---|---|---|
US5247544A (en) * | 1992-03-26 | 1993-09-21 | Motorola, Inc. | Phase adjustment method and apparatus for use in a clock recovery circuit |
US7292662B2 (en) * | 2003-03-26 | 2007-11-06 | Infineon Technologies Ag | Feed forward clock and data recovery unit |
US7397848B2 (en) * | 2003-04-09 | 2008-07-08 | Rambus Inc. | Partial response receiver |
US7042252B2 (en) * | 2004-04-23 | 2006-05-09 | Brian Jeffrey Galloway | Correcting for DC offset in a phase locked loop |
US20060062341A1 (en) * | 2004-09-20 | 2006-03-23 | Edmondson John H | Fast-lock clock-data recovery system |
JP2007184847A (ja) | 2006-01-10 | 2007-07-19 | Nec Electronics Corp | クロックアンドデータリカバリ回路及びserdes回路 |
US8074126B1 (en) * | 2006-06-07 | 2011-12-06 | Marvell International Ltd. | Non-intrusive eye monitor system |
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JP4706885B2 (ja) * | 2007-03-30 | 2011-06-22 | 日本電気株式会社 | クロック・データ再生回路およびその制御方法 |
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JP5510297B2 (ja) * | 2010-12-06 | 2014-06-04 | 富士通株式会社 | 受信回路 |
JP5678672B2 (ja) * | 2011-01-07 | 2015-03-04 | 富士通株式会社 | 受信回路及び電子装置 |
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