JP7379358B2 - 集積回路デバイスにおいて信号を受信するための回路および方法 - Google Patents

Description

本発明は、一般に集積回路デバイスに関し、詳細には集積回路デバイスにおいて信号を受信するための回路および方法に関するものである。

データ送信は多くの集積回路デバイスによって遂行される重要な動作である。データ信号を受信するために大抵の場合位相補間器が使用され、受信されたデータストリームのデータをサンプリングするためにクロック信号の異なる位相が使用される。受信器の位相補間器がデータ信号を受信するために使用するクロック信号の位相が変化すると、出力周期ジッタが生じる可能性がある。そのようなジッタは、グリッチに影響される相補型金属酸化膜半導体（ＣＭＯＳ）の位相補間器（ＰＩ）デバイスにおいて特有の問題になる可能性がある。クロック信号がデータと一緒に送信されないデータ送信では、着信データからクロック信号を導出するために、受信側でクロック回復回路が使用される。クロック信号の位相は、データエッジのあらゆる移動を追跡する必要がある。大抵の場合、この目的のためにクロック位相補間器が利用される。クロック位相補間器は、入力のデジタルコードに基づいて任意のクロック位相を生成することができる。このコードが変化するとき、出力クロック位相は移動するべきである。このコードは、一度に多くのコードステップだけジャンプすることがあり、この結果、しばしば、予期されるよりも拡張された大きな周期ジッタを有する出力クロックをもたらす。

データを受信する際にジッタを低減することなどによって位相補間器の動作を改善するための回路および方法は有益である。

集積回路において信号を受信するための回路が説明される。この回路は、入力データ信号を受信するように構成されたサンプラであって、サンプルデータおよび回復クロックを生成するサンプラと、サンプルデータおよび回復クロックを受信して、位相補間器コードを生成するように構成されたクロックおよびデータ回復回路と、位相補間器コードを受信するように構成された位相補間器とを備え、位相補間器は、クロックサイクル向けに生成された位相補間器コードに基づいて、クロックサイクル中に複数の位相補間器制御信号を生成する。

集積回路において信号を受信する方法も説明される。この方法は、入力データ信号を受信することと、入力データ信号に基づいてサンプルデータおよび回復クロックを生成することと、サンプルデータおよび回復クロックに基づいて位相補間器コードを生成することと、位相補間器において位相補間器コードを受信することと、クロックサイクル向けに生成された位相補間器コードに基づいて、クロックサイクル中に複数の位相補間器制御信号を生成することとを含む。

受信器回路を有する集積回路のブロック図である。 図１において実施され得る受信器回路のブロック図である。 図２の受信器回路において実施され得る位相補間器の一部分のブロック図である。 図２の受信器回路において実施され得る位相補間器の別の部分のブロック図である。 位相補間器に供給されるクロック信号の位相と、選択された位相補間器出力の位相とを示すタイミング図である。 位相補間器に供給されるクロック信号の選択された位相の変化に基づく出力マルチプレクサのグリッチを示すタイミング図である。 出力位相を、位相補間器コードの変化の関数として示す図である。 出力位相を、位相補間器コードの変化の関数として示す別の図である。 全位相補間器コードおよび半位相補間器コードの適用を示すタイミング図である。 第１の方法による位相補間器コードの生成を示すタイミング図である。 位相補間器コードを生成するための回路のブロック図である。 第２の方法による位相補間器コードの生成を示すタイミング図である。 集積回路において信号を受信する方法を示す流れ図である。

本発明の回路および方法は、クロックサイクル向けに生成された位相補間器コードに基づき、クロックサイクル中に複数の位相補間器制御信号を生成することにより、受信器の位相補間器におけるグリッチを低減するものである。一実装形態によれば、本回路および方法は、クロックおよびデータ回復（ＣＤＲ）コードにおける変化のステップサイズを縮小してＣＤＲコードをよりゆっくりと変化させ、したがってあらゆるグリッチを最小化するものである。例として、位相補間器によってクロック信号の立上りエッジと立下りエッジの両方において使用されるＣＤＲコードを変化させることにより、ステップサイズが縮小され得る。別の方法によれば、検知された境界交差に基づいてＣＤＲコードが選択され得る。たとえば、現在のコードと次のコードを比較して境界交差が識別され得、検知された境界交差を基にクロックサイクルの中ほどにおいてＣＤＲコードが変化される。

本明細書は、新規と見なされる本発明の１つまたは複数の実装形態の特徴を定義する請求項を含むが、説明を図面とともに検討すれば、回路および方法はよりよく理解されるはずである。様々な回路および方法が開示されるが、回路および方法は、様々な形態で組み入れられ得る独創的な機構の単なる例示であることを理解されたい。したがって、本明細書の中で開示される特定の構造上の詳細および機能的な詳細は、限定と解釈されるべきではなく、単に、特許請求の範囲に関する基礎、および実質的に任意の適切に詳述された構造における独創的な機構を様々に利用するように当業者に教示するための代表的な基礎と解釈されるべきである。さらに、本明細書で使用される用語および語句は、限定することではなく、回路および方法の理解可能な説明を提供するように意図されている。

最初に図１を見ると、データの送受信のためのトランシーバを有する集積回路デバイス１００のブロック図が示されている。具体的には、構成可能な論理素子１０９を有するプログラマブルリソース１０６を制御する制御回路１０４に入出力ポート１０２が結合されている。構成コントローラ１１０によって、構成メモリ１０８に構成データが供給され得る。構成データは、プログラマブルリソース１０６の動作を可能にする。制御回路１０４およびプログラマブルリソース１０６に対してメモリ１１３が結合され得る。トランシーバ回路１１４は、制御回路１０４、プログラマブルリソース１０６およびメモリ１１３に結合されてよく、以下で説明されるようなＩ／Ｏポート１１６および１１７によって集積回路において信号を受信するための受信器を備え得る。示されるように、制御回路１０４に対して結合されたＩ／Ｏポート１１８などの他のＩ／Ｏポートが、集積回路デバイスの回路に結合されてよい。図１の回路の様々な要素にクロッキングネットワーク１２０が結合されている。たとえば、図１の回路を使用してデータを受信するために、以下でより詳細に説明されるような回路および方法が実施され得る。

次に図２を見ると、図１のトランシーバ回路１１４において実施され得る受信器回路２００のブロック図が示されている。受信器回路２００は、たとえば直列データストリームであり得るデータストリームのデータを受信してサンプリングするように構成されたサンプラ２０２を備える。たとえばデータ取込みフリップフロップであり得るサンプラ２０２は、受信器出力信号（ＲＸ出力）として出力され得るサンプルデータと、受信器出力クロック（ＲＸ出力クロック）信号であり得る回復クロック信号とを生成する。サンプラ２０２によって生成されたサンプルデータおよび回復クロックがデシリアライザ２０３にルーティングされ得、デシリアライザ２０３は、ＣＤＲ回路２０４に供給されるシリアル化されたサンプルデータおよび回復クロックを生成する。ＣＤＲ回路２０４は、位相補間器（ＰＩ）コードおよび開始クロックとしても知られているＣＤＲクロック信号（ＣＤＲクロック）を生成し、これらが、ＣＤＲ回復クロック信号（ＣＤＲ回復クロック）を生成するために位相補間器２０６に供給される。クロック生成器２０８によって多相クロック信号も生成される。以下でより詳細に説明されるように、ＣＤＲ回復クロックを生成するために多相クロック信号の別々の位相が選択され得る。

位相補間器２０６は、受信信号からデータおよびクロックを回復するためにサンプラ２０２のサンプリング位相を調節する受信器ＣＤＲループの一部分である。図２に示されるように、位相補間器２０６は、クロック生成器２０８からのクロック信号の複数の位相を採用し、ＣＤＲ回路２０６からのＮビットの２進ＰＩコードに基づいてサンプリングクロックを生成する。３６０度にわたって間隔が均一であり得る多相クロックは、３６０度／２^Ｎの位相分解能を達成するために選択的に補間され、一般に多相クロックの数は２^Ｎよりもはるかに少ないため、位相を内挿する必要性が生じる。例示的位相補間器２０６およびサンプリングクロックの生成が、図３に関連してより詳細に説明される。

次に図３を見ると、図２の受信器回路において実施され得る位相補間器の一部分のブロック図が示されている。ＰＩコア３０２は第１の位相生成回路３０４および第２の位相生成回路３０６を備え、両回路の出力はレベルシフトバッファ３０８に結合されている。第１の位相生成回路３０４は、混合出力信号（０ｃｏｒｅ）を生成するように適合された複数のマルチプレクサおよびバッファを備え、第２の位相生成回路３０６も、反転された混合出力信号（図３で０ｃｏｒｅの上にバーを付けて指示された０ｃｏｒｅ＿ｂ）を生成するように適合された複数のマルチプレクサおよびバッファを備える。より具体的には、第１の位相生成回路は、第１のマルチプレクサ選択信号によって選択され得る奇数の位相信号０_１～０_{Ｍ＊２－１}を受信するように構成された第１のマルチプレクサ３０９（ＭＵＸ １）を備える。マルチプレクサ３０９の出力における第１のバッファ３１０は、マルチプレクサによって選択された選択済みのクロック位相に重みを与えるための第１の重み選択信号を受信するように構成されている。第２のマルチプレクサ３１２はクロック信号の偶数の位相信号０_２～０_{Ｍ＊２－１}を受信するように結合されており、第２のマルチプレクサ選択信号によって制御され、第２のマルチプレクサ３１２の出力は、第２の重み選択信号を受信するように構成された第２のバッファ３１４に結合されている。選択されて重み付けされた２つのクロック位相はバッファ３１６に結合されており、バッファ３１６は、示されるように、信号を混合して混合出力信号（０ｃｏｒｅ）を生成する。

出力信号０ｃｏｒｅは、入力と出力の間に抵抗素子３２２が結合されている第１のバッファ３２０に結合された第１のキャパシタ３１８において、レベルシフトバッファ３０８に供給される。第１のバッファ３２０の出力は、出力３２６に出力クロック信号０ｏｕｔを生成する第２のバッファ３２４に結合されている。

第２の位相生成回路３０６も、混合出力信号（０ｃｏｒｅ＿ｂ）を生成するように適合された複数のマルチプレクサおよびインバータを備える。より具体的には、第２の位相生成回路は、第３のマルチプレクサ選択信号によって選択され得る奇数の位相信号０_１～０_{Ｍ＊２－１}を受信するように構成された第３のマルチプレクサ３２８を備える。マルチプレクサ３２８の出力における第３のバッファ３３０は、マルチプレクサ３２８によって選択された選択済みクロック位相に重みを与えるための第３の重み選択信号を受信するように構成されている。第４のマルチプレクサ３３２はクロック信号の偶数の位相信号Ｔｈｅｔａ_２～０_{Ｍ＊２－１}を受信するように結合されており、マルチプレクサ選択信号によって制御され、第４のマルチプレクサ３３２の出力は、第４の重み選択信号を受信するように構成された第４のバッファ３３４に結合されている。選択されて重み付けされた２つのクロック位相はバッファ３３６に結合されており、バッファ３３６は、示されるように、信号を混合して、反転された混合出力信号（０ｃｏｒｅ＿ｂ）を生成する。

出力信号０ｃｏｒｅ＿ｂは、入力と出力の間に抵抗素子３４２が結合されている第３のバッファ３４０に結合された第２のキャパシタ３３８において、レベルシフトバッファ３０８に供給される。第３のバッファ３４０の出力は、出力３４６において反転された出力クロック信号０ｏｕｔ＿ｂを生成する第４のバッファ３４４に結合されている。レベルシフトバッファ３０８に供給される差分信号間のスキューを最小化するために、バッファ３１６の出力とバッファと３３６の出力の間には交差結合されたインバータ３４８と３５０が結合されている。

ＣＭＯＳのＰＩ回路のトポロジは図３に示されるように実施されてよく、多相入力クロックが２つのグループへと連続的に分割され、２つの、Ｍから１つを選択する位相選択マルチプレクサ（すなわちマルチプレクサ３０９および３１２）に入力される。内挿バッファ（すなわちバッファ３１０および３１４）がクロック信号の２つの選択された位相を混合して、加重和を０ｃｏｒｅ信号としてＰＩコアの出力に送出する。ＰＩコアと後続のバッファの間で電源電圧レベルが異なる可能性があるため、レベルシフトバッファが必要であることに留意されたい。一実装形態によれば、ＰＩコア３０２に続くレベルシフトバッファ回路３０８は、「混合」信号の同相モードをＣＭＯＳ信号領域までシフトして、出力０ｏｕｔも全ＣＭＯＳスイングまで駆動する。第２の位相生成回路３０６（マルチプレクサ３２８および３３２ならびにバッファ３３０および３３４を備える）は、差動クロック信号（すなわち反転されたクロック信号）を生成するためのものである。擬似差分信号間のスキューを解消するために、ＰＩコア出力において、ここではインバータ３４８および３５０として実施された１つまたは複数の交差結合されたインバータ対が使用されている。

次に図４を見ると、図２の受信器回路で実施され得る位相補間器の別の部分のブロック図が示されている。より具体的には、図４の信号生成器回路４００は、図３で使用されているマルチプレクサ選択信号および重み選択信号を生成するために実施される。以下でより詳細に説明されるように、ＣＤＲ回路からの全ＰＩコードおよび半ＰＩコードがＣＤＲ－ＰＩタイミングインターフェース４０２に結合されて、取り込まれたＰＩコードを生成する。取り込まれたＰＩコードは、２進からワンホットへの変換回路４０６および２進から温度計への変換回路４０８を有するデコーダ４０４に結合される。マルチプレクサ選択信号および重み選択信号は、マルチプレクサ選択信号および重み選択信号を生成する復号されたＰＩコードのリタイマ回路４１０に結合される。復号されたＰＩコードのリタイマ回路４１０は、デコーダにおけるルーティングおよび異なる経路遅延によるスキューを低減するために実施されるものである。

ＣＤＲ－ＰＩタイミングインターフェース４０２は、たとえばＣＤＲ回路２０４から受信されたＮビットの２進ＰＩコードであり得る全ＰＩコードおよび半ＰＩコードを、ＣＤＲ回路２０４からの局所的ＣＤＲクロックを用いてそれをリタイミングする前に、取り込んで復号する。Ｎビットの２進コードが復号され、前述のようなマルチプレクサ選択信号および重み選択信号としてＰＩコア３０２のマルチプレクサおよび内挿バッファに入力される。より具体的には、たとえば、マルチプレクサ制御信号は２進からワンホットへのデコーダ４０６によって復号され、バッファ制御信号として働く重み選択信号は２進から温度計へのデコーダ４０８によって復号される。温度計デコーダは、直線補間を遂行する際に位相補間器の位相ミキサを有効にするために実施される。内挿バッファに供給されるクロック信号の選択された位相は、マルチプレクサによって選択され、バッファ加重値はバッファの一部分を有効化／無効化することによって制御される。ＭＵＸ １～ＭＵＸ ４の制御は、たとえば０度、９０度、１８０度および２７０度のクロックの間で選択するので「粗い」選択と称され、ｂｕｆ１～ｂｕｆ４の制御は、たとえば０～４５度のクロックを混合するので「精細な」選択と称されることに留意されたい。出力の位相が０～４５度であるとき、コードが一度に１ステップずつ変化されるので、ＭＵＸ １の出力は０度のクロックになり、ＭＵＸ ２の出力は４５度のクロックになる。出力の位相が４５度にとても近いため、ｂｕｆ２は最大重みを有し、ｂｕｆ１はほとんど重みがない。４５度を横切るとき、ＭＵＸ １の出力は０度から９０度に変化する。したがって、一度に１ステップ変化させることによって位相を回転させると、（ほとんど重みがないとき）マルチプレクサ出力には粗い変化が生じ、マルチプレクサ出力のいかなるグリッチも出力に伝播しない。しかしながら、多くのステップだけ変化させると、位相は１つのオクタントの中央から別のオクタントの中央まで突然変化する可能性があり、その場合には粗い制御と精細な制御の両方を変化する必要があり、これらの制御のタイミングを制御することは有利である。入力位相の数（Ｍ＊２）、内挿バッファの実装形態、およびそれぞれの重み付けユニットのサイズは、たとえばＰＩ分解能または線形性などの設計仕様から導出され得る設計要素である。

次に図５を見ると、タイミング図は、位相補間器に供給されるクロック信号の位相および選択された位相補間器出力の位相を示すものである。Ｍ＝４およびＮ＝７と想定すると、８つの入力位相が全３６０度の相回転を８つの４５度のオクタント（３つの２進ビットによって選択され、２本の破線の選別によって示される）に分割し、各オクタントは１６ステップへとさらに分割される（４つの２進ビットによって選択される）。すなわち、１つの全体のＰＩ回転は１２８ステップから成り、１６ステップごとがオクタント境界を示す。ＰＩコア入力、ＰＩコア出力およびレベルシフトバッファ出力の例示の波形が図５に示されており、ＰＩコア信号の出力レベルは、示されるようなレベルシフト出力信号を生成するように増大される。ＰＩに対してクロック信号の位相０_１～０_８が入力され、ＰＩコア出力は０_１と０_２の間の内挿の結果である。レベルシフト出力信号（たとえば０ｏｕｔ）を用いて次のブロックを駆動する前に、レベルシフトバッファ３０８がＰＩコア出力（たとえば０ｃｏｒｅ）を新規の同相モードまでシフトする。

次に図６を見ると、タイミング図は、位相補間器に供給されるクロック信号の選択された位相の変化に基づく出力マルチプレクサのグリッチを示すものである。スペクトル拡散クロッキング（ＳＳＣ）用途などで位相補間器が使用するクロックの位相が変化されるとき、この位相補間器は、一般に、一定の速度および一定のステップで一方向に回転している。ある特定のコード移行中に、マルチプレクサ入力は、内挿用の別のクロック位相を選択するために別の入力に切り換えられることになる。破線によってマークを付けられたポイントにおいて、位相０_１から位相０_３に切り換えるようにＭＵＸ １選択信号（たとえばマルチプレクサ３０９用の選択信号）がトグルするとき、図６に例証されるように、ＭＵＸ １の出力にクロックグリッチ（すなわち短パルス）が観測され得る。小さい立上り時間／立下り時間およびファンアウトを想定して、マルチプレクサ出力におけるグリッチは、内挿バッファ（たとえばｂｕｆ １）の十分な重み付けを想定するとＰＩ出力に伝播することになり、結果として、予期された位相調整に加えて、マルチプレクサの出力によって生成された位相ジッタが現れる可能性がある。位相ジッタが大きければ下流回路が誤動作する恐れがある。周期ジッタの低減は、以下でより詳細に説明されるように、ＰＩコードが変化するステップサイズを縮小して、クロック切換えの境界交差が出力に及ぼす影響を低減することによって達成され得る。

次に図７および図８を見ると、位相補間器コードの変化の関数としての出力位相が示されている。図７および図８はＰＩの伝達関数を示しており、横軸は時間を表示し、縦軸はクロック位相遅延を表示する。理想的な伝達関数は図７の点線でプロットされており、任意の２つのコード間の位相遅れは線形である。ＣＭＯＳのＰＩでは、図７の実線で表されるように、あらゆる位相シフトが瞬時的であり、その結果、伝達関数におけるジャンプをもたらすことになる。そのようなジャンプは、大きさは予測され得るが、線形伝達関数と比較して周期ジッタ（ＰＪ）と見なされる。しかしながら、実回路の実装形態では、図８に示されるような物理的実装形態における回路アーキテクチャまたは不整合によって、コード変化中に、意図しない付加的な位相ジッタが現れる可能性がある。この意図しないジッタの量は、少なくとも２つの要因に関するものである。第１の要因は各コードステップのサイズであり、第２の要因はクロックソースの切換えで導入された何らかのグリッチの結果である。図８に示されるように、時間ｔ_３におけるコード１２から１８へのジャンプ（すなわちＪ２）の間の付加的なジッタは、クロックソースにおける変化を必要とする、１つのオクタントから別のオクタントへの境界交差（境界コードのうち１つは１６である）による時間ｔ_１における０から６へのジャンプ（すなわちＪ１）の間のものよりも大きい。ステップサイズがより大きければ、予期される周期ジッタがより大きくなるが、これは、次のコードが境界からさらに離れる可能性が高く、グリッチクロックを受信している内挿バッファがより大きい駆動強度を有して、周期ジッタにより大きい影響を及ぼすはずであることも意味する。

次に図９を見ると、タイミング図は、全位相補間器コードおよび半位相補間器コードの適用を示すものである。従来のデバイスでは、ＣＤＲ回路は、１つのＣＤＲクロックサイクル（すなわちクロックの立上りエッジから次のクロックの立上りエッジまで）において１つのＰＩコードを送信する。対照的に、以下で明らかにされる様々な実装形態によれば、ＣＤＲ回路は１つのＣＤＲクロックサイクルにおいて２つのＰＩコードを送信する。図９に示されるように、ＣＤＲ回路は、立上りエッジにおいてＣＤＲクロックとともに２つのＰＩコードを送信する。ＰＩは受信クロックの立上りエッジを使用して第１のコード（半コードとして指定されている）を取り込み、次いで、受信クロックの立下りエッジにおいて第２のコード（全コードとして指定されている）を取り込み得、半コードおよび全コードは単一クロックサイクルの一部分である。いくつかの実装形態によれば、ＣＤＲ回路は現在のコードに増分コードを加えることによって次のコードを計算する。増分コードは、周期ジッタを低減する様々な方法に応じて、クロックサイクルの中ほどにおいて（すなわちクロックサイクルが立上りエッジから次の立上りエッジまで及ぶものと定義されているときの立下りエッジにおいて）ＰＩコードを適用するか否か、適用するならどのＰＩコードか、を判定することによって使用され得る。第１の方法によれば、増分コードが２分の１にされて、位相調整の半分が前半のサイクルにおいて実行され、位相調整の他方の半分が後半のサイクルにおいて実行される。第２の方法によれば、現在のコードから次のコードに変化するとき位相境界の交差条件が監視され、境界交差の場合には次のコードの前に先ず境界コードが実行される。どちらの方法にも、意図されたジッタ（すなわちステップサイズによるジッタ）および意図しないジッタ（すなわち境界交差によるジッタ）を低減する利益がある。

次に図１０を見ると、タイミング図は、ＰＩコードに関連した増分コードを分割する第１の方法による位相補間器コードの生成を示すものである。第１の方法はステップサイズを２分の１に縮小するものであり、したがって平均周期ジッタを２分の１に低減する。図１０は、ＰＩの伝達関数を実線で例証して、従来の伝達関数（点線）と比較するものである。例として、１２から１８へのコード移行中に境界コード１６が交差され、ステップサイズは６である。２進表現では、これは０００１１００から００１００１０への移行であり、境界コードは００１００００である。第１の方法によれば、増分コードは６であり、増分コードの２分の１は３である。そこで、ＣＤＲは、前半のサイクル中にＰＩに取り込まれる１２＋３＝１５のＰＩコードを送り、後半のサイクルで１２＋６＝１８のＰＩコードを送る。２進では、これは０００１１００→０００１１１１→００１００１０となる。次のコードの計算は、ＲＴＬにおいて、半コードについては、次のコード＝現在のコード＋（増分コード／２）、全コードについては、次のコード＝現在のコード＋増分コード、と簡単に実施され得る。図１０で明らかなように、ＰＩコードに関連した増分コードを分割する方法１を使用すると、クロックサイクル中にＰＩコードを１回しか変化させない従来手法と比較して、時間ｔ_２と時間ｔ_３の両方において、意図しないジッタが大幅に低減される（境界コード１６が交差されるとき、意図しないジッタがより大きくなる）。

図１１は、第２の方法によって位相補間器コードを生成するための回路を示すブロック図である。排他的論理和ゲート１１０２は、コード選択信号を生成するために、次のコード（次のコード＜４＞）信号と現在のコード（現在のコード＜４＞）信号の両方を受信するように結合されており、増分コードの最上位ビット（すなわち増分コードの符号ビット）が、コード選択（ｃｏｄｅ＿ｓｅｌｅｃｔ＜０＞）信号のビットとして使用される。ｃｏｄｅ＿ｓｅｌｅｃｔ＜１：０＞は、マルチプレクサの出力において生成されたＰＩコードの第１の半分として、次のコード（次のコード＜６：０＞）または次のコードもしくは現在のコードの一部分（すなわち次のコード＜６：４＞もしくは現在のコード＜６：４＞）を選択するための選択信号として使用される。

一実装形態によれば、ＰＩコードは７ビットを有し、ビット＜６：４＞がオクタント選択用であり、ビット＜３：０＞がオクタントの内部におけるより精細な位相選択用である。現在のコードと次のコードの間でビット＜４＞に何らかの変化があると、コード移行がまさに１つのオクタント境界を横切ることを指示し、ビット＜６：５＞の変化は想定しない。増分コードは、次のステップの方向およびサイズを指示する符号付き２進コードである。したがって、ｃｏｄｅ＿ｓｅｌｅｃｔ＜１＞はオクタントの変化を意味し、ｃｏｄｅ＿ｓｅｌｅｃｔ＜０＞はオクタントの変化の方向を表現する。表１に示されるように、図１１のマルチプレクサ回路１１０４向けの選択信号は、回路の様々な条件に従って生成され得る。

現在のコードはこれまでのコードであって、次のコードは新規のコードであり、したがって終点は常に次のコードである。図１１のマルチプレクサ１１０４は半ステップにおいてＰＩコードを生成するためのものであり、境界交差の場合には中間のステップ（この場合は半ステップ）を供給する。００および０１については境界交差がなく、そのため、次のコードの全体が伝播し得る。すなわち、半ステップにおいてＰＩコードは変化しない。境界交差があるとき、方向が正であればエントリ１０が供給され、負であればエントリ１１が供給される。方向が負の場合、Ｃｏｄｅ＿ｓｅｌｅｃｔ＜０＞は１である。たとえば、現在のコードが０１００１１１（３９）であり、次のコードが００１１０００（２４）であると想定する。方向が負であるため、マルチプレクサ選択は１１となる。中間コードは現在のコードからＭＳＢを導出するので、０１０００００（３２）となる。正方向の境界交差がある場合には、ＭＳＢは次のコードからのものとなる。上記の例では、次のコードが０１１１０００（５６）であれば、中間コードは０１１００００（４８）となる。前のサイクルおよび現在のサイクルを説明する一例が、以下の表２に示される。

前述の方法は１回の境界交差に制限されるが、回路は複数の境界交差を検知するように実施され得ることに留意されたい。

図１２のタイミング図は、境界交差のシナリオに対処する第２の方法による位相補間器コードの生成を示すものであり、図１２に表されるように、次のコードが境界交差を横切るときコードの２分の１を供給することにより、１２から１８へのコードジャンプ中に変更される伝達関数のＰＪがより小さくなる。第２の方法によれば、ＣＤＲ回路は、現在のコードの第４ビットと次のコードの第４ビットのＸＯＲ演算によって境界交差を検知し得る。これら２つのビットが異なる場合、このコードジャンプはオクタント境界を横切ることになる。この場合、前半のＣＤＲサイクルで境界コードが送られ、後半のＣＤＲサイクルで次のコードが送られる（たとえば０００１１００→００１００００→００１００１０）。意図しないジッタは完全には解消され得ないが、低減されることに留意されたい。オクタント交差による意図しないジッタは、ほとんど解消されるはずである。残るのは、実装形態に特異性の高い、オクタントの内部の多くのコードステップによるものになるであろう。上記で図９～図１０に関して明らかにされた第１の方法には、中間のコードステップが正確に計算され、したがってステップサイズが等しくなるという利点がある。たとえば、現在のコードが０００１１１１（１５）であって次のコードが００１１１１１（３１）であれば、方法１の中間ステップは００１０１１１（２３）になる。他方では、方法２の中間コードは００１００００（３２）になる。回路の実装形態にとって境界交差が問題となる場合には、図１１～図１２で説明され方法２が有利である。たとえば、コードが０００１０１０（１０）から００１０１０１（２１）に進むとき、粗い制御ビット（ＭＳＢ）と精細な制御ビット（ＬＳＢ）の到着時が異なる場合、出力には、たとえば００１１０１０（２６）といった、１０～２１の範囲を越えた擬似グリッチが出現する可能性がある。方法２は、これらの擬似グリッチに対してより頑健である。

次に図１３を見ると、流れ図は、集積回路において信号を受信する方法を示すものである。一実装形態によれば、集積回路において信号を受信する方法は、ブロック１３０２において入力データ信号を受信することを含む。ブロック１３０４において、入力データ信号に基づいて、サンプルデータおよび回復クロックが生成される。ブロック１３０６において、サンプルデータおよび回復クロックに基づいて、位相補間器コードも生成される。位相補間器コードは、ブロック１３０８において位相補間器にも受信される。ブロック１３１０において、クロックサイクル中に、クロックサイクル向けに生成された位相補間器コードに基づいて、複数の位相補間器制御信号が生成される。

いくつかの実装形態によれば、位相補間器コードを受信することは、位相選択信号および重み付け信号を受信することを含み得る。さらに、複数の位相補間器制御信号を生成することは、クロックサイクルの前半に関連した第１の位相補間器制御信号を生成することと、クロックサイクルの後半に関連した第２の位相補間器制御信号を生成することとを含み得る。この方法は、第１の位相補間器制御信号および以前のクロックサイクル用のコードに基づいて第２の位相補間器制御信号を計算することをさらに含み得る。複数の位相補間器制御信号は、コード変化の前半によって変化されるクロックサイクルの前半中に印加される第１の位相補間器制御信号に関連したコードと、コード変化の後半によって変化されるクロックサイクルの後半中に印加される第２の位相補間器制御信号に関連したコードとを含み得る。

この方法は、クロックサイクルの前半中に印加される第１の位相補間器制御信号に関連したコードをコード変化の半分だけ変化させることと、クロックサイクルの後半中に印加される第２の位相補間器制御信号に関連したコードをコード変化の半分だけ変化させることとをさらに含み得る。

たとえば、クロックサイクルの前半中に印加される第１の位相補間器制御信号に関連したコード変化の半分と、クロックサイクルの後半中に印加される第２の位相補間器制御信号に関連したコード変化の半分とは、現在のコードと次のコードを比較することに基づき得る。すなわち、境界交差がなければ、次のコードは現在のコードと同一であり得る。この方法は、第２の位相補間器制御信号用の次のコードとして、境界交差が正方向であれば現在のコードを送り、境界交差が負方向であれば次のコードを送ることをさらに含み得る。

図１３の方法の様々な要素は、説明されたような図１～図１２の回路またはいくつかの他の適切な回路を使用して実施され得る。この方法の特定の要素が説明されているが、この方法の追加要素、またはこの方法の追加要素に関連した追加の詳細が、図１～図１２の開示によって実施され得ることを理解されたい。

集積回路において信号を受信するための回路が提供され得る。そのような回路は、入力データ信号を受信するように構成されたサンプラであって、サンプルデータおよび回復クロックを生成するサンプラと、サンプルデータおよび回復クロックを受信して、位相補間器コードを生成するように構成されたクロックおよびデータ回復回路と、位相補間器コードを受信するように構成された位相補間器とを含み、位相補間器は、クロックサイクル向けに生成された位相補間器コードに基づいて、クロックサイクル中に複数の位相補間器制御信号を生成する。

いくつかのそのような回路では、複数の位相補間器制御信号の各々が位相選択信号および重み付け信号を含み得る。

いくつかのそのような回路では、複数の位相補間器制御信号は、クロックサイクルの前半に関連した第１の位相補間器制御信号と、クロックサイクルの後半に関連した第２の位相補間器制御信号とを含み得る。

いくつかのそのような回路では、第１の位相補間器制御信号は第２の位相補間器制御信号に基づいて決定され得る。

いくつかのそのような回路では、位相補間器が、位相補間器コードにおける第１のクロックサイクルから第２のクロックサイクルへの変化を決定し、クロックサイクル中に複数の補間器制御信号を生成することは、クロックサイクルの中ほどにおいて、位相補間器コードにおける変化の一部分によって調節され得る位相補間器コードを適用することを含み得る。

いくつかのそのような回路では、位相補間器コードは、位相補間器コードにおけるクロックサイクルから次のクロックサイクルへの変化の半分によって調節され得る。

いくつかのそのような回路では、クロックサイクル中に生成される位相補間器制御信号は、現在の位相補間器コードのビットと次の位相補間器コードのビットとの比較に基づいて生成されてよい。

いくつかのそのような回路では、境界交差が検知されなければ、クロックサイクル中に生成される位相補間器制御信号は次のコードに基づくものでよい。

いくつかのそのような回路では、正方向の境界交差が検知された場合には、クロックサイクル中に生成される位相補間器制御信号は次のコードに基づくものでよい。

いくつかのそのような回路では、負方向の境界交差が検知された場合には、クロックサイクル中に生成される位相補間器制御信号は現在のコードに基づくものでよい。

別の例では、集積回路において信号を受信する方法が提供され得る。そのような方法は、入力データ信号を受信することと、入力データ信号に基づいてサンプルデータおよび回復クロックを生成することと、サンプルデータおよび回復クロックに基づいて位相補間器コードを生成することと、位相補間器において位相補間器コードを受信することと、クロックサイクル向けに生成された位相補間器補間器コードに基づいて、クロックサイクル中に複数の位相補間器制御信号を生成することとを含み得る。

いくつかのそのような方法では、位相補間器において位相補間器コードを受信することは、位相選択信号および重み付け信号を受信することを含み得る。

いくつかのそのような方法では、複数の位相補間器制御信号を生成することは、クロックサイクルの前半に関連した第１の位相補間器制御信号と、クロックサイクルの後半に関連した第２の位相補間器制御信号とを生成することを含み得る。

いくつかのそのような方法では、第１の位相補間器制御信号は第２の位相補間器制御信号に基づいて決定され得る。

いくつかのそのような方法は、位相補間器コードにおける第１のクロックサイクルから第２のクロックサイクルへの変化を決定することをさらに含み得、クロックサイクル中に複数の補間器制御信号を生成することは、クロックサイクルの中ほどにおいて、位相補間器コードにおける変化の一部分によって調節され得る位相補間器コードを適用することを含み得る。

いくつかのそのような方法では、位相補間器コードは、位相補間器コードにおけるクロックサイクルから次のクロックサイクルへの変化の半分によって調節され得る。

いくつかのそのような方法では、クロックサイクル中に位相補間器制御信号を生成することは、現在の位相補間器コードのビットと次の位相補間器コードのビットとの比較に基づいて位相補間器制御信号を生成することを含み得る。

いくつかのそのような方法では、境界交差が検知されなければ、クロックサイクル中に位相補間器制御信号を生成することは、次のコードに基づいて位相補間器制御信号を生成することを含み得る。

いくつかのそのような方法では、正方向の境界交差が検知された場合には、クロックサイクル中に位相補間器制御信号を生成することは、次のコードに基づいて位相補間器制御信号を生成することを含み得る。

いくつかのそのような方法では、負方向の境界交差が検知された場合には、クロックサイクル中に位相補間器制御信号を生成することは、現在のコードに基づいて位相補間器制御信号を生成することを含み得る。

したがって、集積回路において信号を受信するための新規の回路および方法が説明されたことが認識され得る。当業者には、開示された発明を組み込む多くの代替形態および等価物が存在するはずであることが認識されよう。結果として、本発明は、前述の実装形態ではなく、以下の特許請求の範囲によってのみ限定されるべきである。

Claims (15)

1. 集積回路において信号を受信するための回路であって、
   回復クロックに基づいて、入力データ信号をサンプリングするように構成されたサンプラであって、サンプルデータおよび受信器出力クロックを出力するサンプラと、
   クロックおよびデータ回復ループであって、
   前記サンプルデータおよび前記受信器出力クロックを受信し、クロックおよびデータ回復回路のクロックのサイクル中に第１の位相補間器コードおよび第２の位相補間器コードを出力するように構成されたクロックおよびデータ回復回路と、
   位相補間器のクロックのサイクル中に、前記第１の位相補間器コードおよび前記第２の位相補間器コードを取り込むように構成された位相補間器と
   を備えるクロックおよびデータ回復ループと、
   を備え、
   前記位相補間器は、前記第１の位相補間器コードおよび前記第２の位相補間器コードに基づいて、第１の位相補間器制御信号と、第２の位相補間器制御信号とを生成し、前記第１の位相補間器制御信号および前記第２の位相補間器制御信号に基づいて、前記回復クロックを調節するように構成されている、回路。
2. 前記第１の位相補間器制御信号および前記第２の位相補間器制御信号の各々が位相選択信号および重み付け信号を含む、請求項１に記載の回路。
3. 前記第１の位相補間器制御信号は、前記位相補間器のクロックの後続のサイクルの前半の間に関連したクロックに適用され、前記第２の位相補間器制御信号は、前記位相補間器のクロックの後続のサイクルの後半の間に関連したクロックに適用される、請求項１または２に記載の回路。
4. 前記第１の位相補間器コードは、現在の位相補間器コードと増分コードの第１の部分の和を含み、前記第２の位相補間器コードは、前記現在の位相補間器コードと前記増分コードの第２の部分の和を含み、請求項１から３のいずれか一項に記載の回路。
5. 前記第１の位相補間器コードおよび前記第２の位相補間器コードの各々が、前記現在の位相補間器コードおよび前記増分コードの半分との和をさらに含む、請求項４に記載の回路。
6. 前記第２の位相補間器制御信号は、境界交差に対する前記第１の位相補間器コードおよび前記第２の位相補間器コードとの比較に基づいて、選択的に前記回復クロックに適用される、請求項１から５のいずれか一項に記載の回路。
7. 境界交差が検知されなければ、前記第２の位相補間器制御信号が前記回復クロックに適用される、請求項６に記載の回路。
8. 正方向の境界交差が検知された場合には、前記第２の位相補間器制御信号が前記回復クロックに適用される前に、第１の境界交差制御信号が前記回復クロックに適用される、請求項６に記載の回路。
9. 負方向の境界交差が検知された場合には、前記第２の位相補間器制御信号が前記回復クロックに適用される前に、第２の境界交差制御信号が前記回復クロックに適用される、請求項６から８のいずれか一項に記載の回路。
10. 集積回路において信号を受信する方法であって、
    入力データ信号を受信することと、
    前記入力データ信号に基づいてサンプルデータおよび受信器出力クロックを生成することと、
    クロックおよびデータ回復回路のクロックのサイクル中に、前記サンプルデータおよび前記受信器出力クロックに基づいて第１の位相補間器コードおよび第２の位相補間器コードを生成することと、
    位相補間器のクロックのサイクル中に、前記位相補間器において前記第１の位相補間器コードおよび前記第２の位相補間器コードを受信することと、
    前記第１の位相補間器コードおよび前記第２の位相補間器コードに基づいて、第１の位相補間器制御信号と、第２の位相補間器制御信号とを生成することと、
    前記第１の位相補間器制御信号および前記第２の位相補間器制御信号に基づいて、回復クロックを調節することとを含む方法。
11. 前記調節することは、前記位相補間器のクロックの後続のサイクルの第１の部分の間に、前記第１の位相補間器制御信号に基づいて、前記回復クロックの位相を調節することと、前記位相補間器のクロックの後続のサイクルの第２の部分の間に、前記第２の位相補間器制御信号に基づいて、前記回復クロックの位相を調節することとを含む、請求項１０に記載の方法。
12. 前記第１の位相補間器コードは、現在の位相補間器コードと増分コードの第１の部分の和を含み、前記第２の位相補間器コードは、前記現在の位相補間器コードと前記増分コードの第２の部分の和を含み、請求項１１に記載の方法。
13. 前記調節することは、境界交差に対する前記第１の位相補間器コードおよび前記第２の位相補間器コードとの比較に基づいて、前記回復クロックを選択的に調節することを含む、請求項１０に記載の方法。
14. 前記選択的に調節することは、境界交差が検知されなければ、前記第２の位相補間器コードに基づいて前記回復クロックを調節することを含む、請求項１３に記載の方法。
15. 前記選択的に調節することは、境界交差が検知された場合には、前記第２の位相補間器コードに基づいて前記回復クロックを調節する前に、境界交差制御信号に基づいて前記回復クロックを調節することを含む、請求項１３に記載の方法。

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