KR100728906B1 - 듀티 싸이클 보정장치 - Google Patents

듀티 싸이클 보정장치 Download PDF

Info

Publication number
KR100728906B1
KR100728906B1 KR1020060050973A KR20060050973A KR100728906B1 KR 100728906 B1 KR100728906 B1 KR 100728906B1 KR 1020060050973 A KR1020060050973 A KR 1020060050973A KR 20060050973 A KR20060050973 A KR 20060050973A KR 100728906 B1 KR100728906 B1 KR 100728906B1
Authority
KR
South Korea
Prior art keywords
delay
signal
output
delay line
external input
Prior art date
Application number
KR1020060050973A
Other languages
English (en)
Inventor
신동석
송장훈
김철우
김관언
최영중
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060050973A priority Critical patent/KR100728906B1/ko
Application granted granted Critical
Publication of KR100728906B1 publication Critical patent/KR100728906B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 복수개의 지연 라인 중 적어도 하나의 제어신호에 따라 선택된 지연 라인을 이용하여 외부 입력신호를 한 주기 만큼 지연시킨 제 1 주기 지연신호와 상기 외부 입력신호를 반 주기 만큼 지연시킨 제 2 주기 지연신호 및 상기 제 1 주기 지연신호의 스위칭 타이밍을 알리는 스위칭 데이터를 생성하는 주기 검출수단, 상기 적어도 하나의 제어신호에 따라 상기 외부 입력신호와 상기 제 2 주기 지연신호를 이용하여 상기 외부 입력신호 주기의 절반에 해당하는 반주기 신호를 생성하는 엣지 생성수단, 및 상기 제 1 주기 지연신호와 상기 외부 입력신호 및 상기 스위칭 데이터를 이용하여 상기 적어도 하나의 제어신호를 생성하는 제어수단을 포함한다.
듀티, 가중 신호, 고주파, 위상차

Description

듀티 싸이클 보정장치{Duty Cycle Correcting Apparatus}
도 1은 본 발명에 따른 듀티 싸이클 보정장치의 구성을 나타낸 블록도,
도 2는 도 1의 주기 검출부의 구성을 나타낸 회로도,
도 3은 도 1의 엣지 생성수단의 구성을 나타낸 회로도,
도 4는 도 3의 가중 신호 생성부의 구성을 나타낸 회로도,
도 5는 도 4의 가중 신호 생성부의 동작 상태표,
도 6은 도 1의 제어 수단의 구성을 나타낸 회로도,
도 7은 본 발명에 따른 듀티 싸이클 보정장치의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 주기 검출 수단 110: 주기 검출부
111: 제 1 지연라인 112: 제 2 지연라인
113: 지연라인 선택부 114: 타이밍 보상부
115: 제 1 신호 혼합부 116: 디지타이저(Digitizer)
117: 스위칭 검출부 118: 제 2 신호 혼합부
120: 제 1 다중화부 130: 제 2 다중화부
300: 엣지 생성수단 310: 가중 신호 생성부
311 ~ 315: 딜레이 316: 다중화부
320: 라이징 엣지 생성부 330: 폴링 엣지 생성부
340: 래치 500: 제어 수단
510: 제 1 제어신호 생성부 511: 주파수 디바이더
512: 플립플롭 520: 제 2 제어신호 생성부
본 발명은 고주파에서의 듀티 싸이클 보정능력을 향상시키고 신속한 듀티 싸이클 보정이 이루어질 수 있도록 한 듀티 싸이클 보정장치에 관한 것이다.
일반적으로 듀티 싸이클 보정장치는 아날로그 방식과 디지털 방식으로 구분할 수 있다.
아날로그 방식의 듀티 싸이클 보정장치는 전원이 차단되면 듀티 정보가 없어지므로, 전원 공급이 이루어진 후 듀티 싸이클 보정동작을 재수행해야 하는 치명적인 문제점이 있다. 따라서 파워 다운 모드(Power Down Mode)와 같이 동작상태에 따라 전원이 차단되는 동작모드를 갖는 시스템 예를 들어, 반도체 메모리에 적용하기 힘들다.
한편, 디지털 방식의 듀티 싸이클 보정장치는 전원 차단 후에도 듀티 정보가 남아있어 상술한 아날로그 방식의 문제가 해결되었다.
그러나 기존의 디지털 방식의 듀티 싸이클 보정장치는 다음과 같은 문제점이 있다.
첫째, 듀티 싸이클을 보정하는데 소요되는 시간이 오래 걸린다.
둘째, 고주파 대역 및 저주파 대역에서 원활하게 동작하기 위해서는 딜레이 라인 및 그에 따른 회로가 많이 추가되어 전력 소모 및 회로 면적이 크게 증가한다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 면적 및 전력소모 증가 없이 저주파는 물론이고 고주파 대역에서도 정확하고 신속한 듀티 싸이클 보정이 이루어질 수 있도록 한 듀티 싸이클 보정장치를 제공함에 그 목적이 있다.
본 발명에 따른 듀티 싸이클 보정장치는 복수개의 지연 라인 중 적어도 하나의 제어신호에 따라 선택된 지연 라인을 이용하여 외부 입력신호를 한 주기 만큼 지연시킨 제 1 주기 지연신호와 상기 외부 입력신호를 반 주기 만큼 지연시킨 제 2 주기 지연신호 및 상기 제 1 주기 지연신호의 스위칭 타이밍을 알리는 스위칭 데이터를 생성하는 주기 검출수단; 상기 적어도 하나의 제어신호에 따라 상기 외부 입력신호와 상기 제 2 주기 지연신호를 이용하여 상기 외부 입력신호 주기의 절반에 해당하는 반주기 신호를 생성하는 엣지 생성수단; 및 상기 제 1 주기 지연신호와 상기 외부 입력신호 및 상기 스위칭 데이터를 이용하여 상기 적어도 하나의 제어신호를 생성하는 제어수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 듀티 싸이클 보정장치의 바람 직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 듀티 싸이클 보정장치의 구성을 나타낸 블록도, 도 2는 도 1의 주기 검출수단의 구성을 나타낸 회로도, 도 3은 도 1의 엣지 생성수단의 구성을 나타낸 회로도, 도 4는 도 3의 가중 신호 생성부의 구성을 나타낸 회로도, 도 5는 도 4의 가중 신호 생성부의 동작 상태표, 도 6은 도 1의 제어 수단의 구성을 나타낸 회로도, 도 7은 본 발명에 따른 듀티 싸이클 보정장치의 동작 타이밍도이다.
본 발명에 따른 듀티 싸이클 보정장치는 도 1에 도시된 바와 같이, 복수개의 지연 라인 중 제 1 제어신호(이하, SEL)에 따라 선택된 지연 라인을 이용하여 외부 입력신호 즉, 외부 클럭(이하, CLK)을 한 주기 만큼 지연시킨 제 1 주기 지연신호(이하, CC)와 상기 CLK를 반 주기 만큼 지연시킨 제 2 주기 지연신호(이하, HC) 및 상기 CC의 스위칭 타이밍을 알리는 스위칭 데이터(이하, S<1:N>)를 생성하는 주기 검출수단(100), 상기 SEL 및 제 2 제어신호(이하, CE)에 따라 상기 CLK와 상기 HC를 이용하여 상기 CLK 주기의 절반에 해당하는 반주기 신호(이하, HDS)를 생성하는 엣지 생성수단(300) 및 상기 CC와 상기 CLK 및 상기 S<1:N>을 이용하여 상기 SEL 및 CE를 생성하는 제어수단(500)을 포함한다.
상기 주기 검출수단(100)은 복수개의 지연 라인 중 상기 SEL에 따라 선택된 지연 라인을 통해 서로 다른 지연시간 간격을 두고 출력된 복수개의 제 1 지연신호(이하, CS<1:N>)와 복수개의 제 2 지연신호(이하, HS<1:N>) 및 상기 S<1:N>를 생성하는 주기 검출부(110), 상기 S<1:N>에 따라 상기 CS<1:N> 중 하나를 선택하여 상기 CC로 출력하는 제 1 다중화부(MUX1)(120), 및 상기 S<1:N>에 따라 상기 HS<1:N> 중 하나를 선택하여 상기 HC로 출력하는 제 2 다중화부(MUX2)(130)를 포함한다.
상기 주기 검출부(110)는 도 2에 도시된 바와 같이, 유닛 딜레이(Unit Delay)가 제 1 시간(예를 들어, 1τ)인 복수개의 지연소자로 이루어진 제 1 지연라인(111), 유닛 딜레이가 제 2 시간(상기 제 1 시간에 비해 큰 값으로서 예를 들어, 2τ)인 복수개의 지연소자로 이루어진 제 2 지연라인(112), 상기 CLK를 상기 SEL에 따라 상기 제 1 지연라인(111)과 제 2 지연라인(112) 중 하나로 입력시키는 지연라인 선택부(113), 상기 CC와 상기 CLK의 타이밍 오차를 보상하기 위한 타이밍 보상부(114), 상기 제 1 지연라인(111)과 제 2 지연라인(112) 각각의 제 1 출력구간(유닛 딜레이가 1τ인 구간) 출력을 혼합하여 상기 CS<1:N>를 출력하는 제 1 신호 혼합부(115), 상기 타이밍 보상부(114)의 출력에 따라 상기 제 1 신호 혼합부(115)의 출력을 디지털 신호로 변환하는 디지타이저(Digitizer)(116), 상기 디지타이저(116) 출력신호의 천이를 검출하여 상기 S<1:N>를 출력하는 스위칭 검출부(117), 및 상기 제 1 지연라인(111)과 제 2 지연라인(112) 각각의 제 2 출력구간(유닛 딜레이가 0.5τ인 구간) 출력을 혼합하여 상기 HS<1:N>를 출력하는 제 2 신호 혼합부(118)를 포함한다.
상기 도 2에 도시된 바와 같이, 제 1 지연라인(111)의 제 1 출력구간(d<2m> ~ d<2m+2n>)은 해당 출력들이 상기 제 1 신호 혼합부(115)에 연결된 구간이며, 제 2 출력구간(d<m> ~ d<m+n>)은 해당 출력들이 상기 제 2 신호 혼합부(118)에 연결된 구간이다. 이때 제 1 출력구간(d<2m> ~ d<2m+2n>)의 각 출력을 한 주기로 보았을 때 제 2 출력구간(d<m> ~ d<m+n>)의 각 출력은 제 1 출력구간(d<2m> ~ d<2m+2n>)의 반주기에 해당한다.
이때 제 1 출력구간은 지연시간이 제 1 시간에 해당하는 복수개의 버퍼와 각 버퍼의 출력단과 연결된 인버터들로 구성되는데, 상기 버퍼는 도 2의 우측하단에 도시된 바와 같이, 실제 두 개의 인버터로 이루어진다. 또한 제 2 출력구간은 지연시간이 상기 버퍼의 절반에 해당하는 복수개의 제 1 인버터들과 각 제 1 인버터의 출력단과 연결된 제 2 인버터들로 이루어진다. 상술한 제 1 지연라인(111)의 모든 인버터는 동일한 유닛 딜레이 즉, 상기 제 1 시간의 절반에 해당하는 유닛 딜레이를 갖는다.
상기 제 2 지연라인(112)은 상기 제 1 지연라인(111)과 동일하게 구성되며, 상기 제 1 지연라인(111)의 유닛 딜레이가 제 1 시간인데 반하여 제 2 지연라인(112)의 유닛 딜레이는 제 2 시간이라는 것만 다르다.
즉, 제 1 지연라인(111)과 제 2 지연라인(112)을 구성한 것은 고주파 대역과 저주파 대역 각각에 대해 별도의 지연라인을 사용하여 듀티 싸이클 보정의 효율성 및 정확도를 향상시키기 위한 것이다. 즉, 제 1 지연라인(111)은 고주파 대역에서 사용되고, 상기 제 1 지연라인(111)에 비해 유닛 딜레이가 큰 제 2 지연라인(112)은 저주파 대역에서 사용된다. 상술한 본 발명의 실시예는 제 1 지연라인(111)에 비해 제 2 지연라인(112)의 유닛 딜레이가 2배인 것으로 하였으나 본 발명은 유닛 딜레이를 다르게 한 복수의 지연라인을 사용한 것이 핵심이며 딜레이 차이는 회로 설계에 따라 달라질 수 있다.
상기 지연라인 선택부(113)는 상기 SEL가 하이일 때 상기 CLK를 상기 제 1 지연라인(111)에 입력시키고, 상기 SEL가 로우일 때 상기 CLK를 상기 제 2 지연라인(112)에 입력시키도록 구성된다. 즉, 상기 CLK와 상기 SEL를 입력받는 제 1 낸드 게이트(ND11), 입력단에 상기 제 1 낸드 게이트(ND11)의 출력을 입력받고 출력단이 상기 제 1 지연라인(111)의 입력단과 연결된 제 1 인버터(IV11), 상기 CLK와 반전된 SEL를 입력받는 제 2 낸드 게이트(ND12), 및 입력단에 상기 제 2 낸드 게이트(ND12)의 출력을 입력받고 출력단이 상기 제 2 지연라인(112)의 입력단과 연결된 제 2 인버터(IV12)를 포함한다.
상기 제 1 낸드 게이트(ND11) 및 제 1 인버터(IV11)의 각 딜레이를 합한 총 딜레이는 상기 제 1 지연라인(111)의 유닛 딜레이와 동일한 1τ이며, 상기 제 2 낸드 게이트(ND12) 및 제 2 인버터(IV12)의 각 딜레이를 합한 총 딜레이는 상기 제 2 지연라인(112)의 유닛 딜레이와 동일한 2τ이다.
상기 타이밍 보상부(114)는 상기 SEL 레벨에 따라 상기 CLK를 서로 다른 시간만큼 지연시켜 출력하도록 구성된다. 즉, 타이밍 보상부(114)는 스위칭 딜레이 소자로서, 상기 SEL 레벨이 상기 제 1 지연라인(111)이 선택되는 레벨(예를 들어, 하이)이면 상기 CLK를 상기 제 1 지연라인(111)의 유닛 딜레이의 절반에 소정 딜레이를 합한 시간(0.5τ + Δt)만큼 지연시켜 출력하고, 상기 SEL 레벨이 상기 제 2 지연라인(112)이 선택되는 레벨(예를 들어, 로우)이면 상기 CLK를 상기 제 2 지연라인의 유닛 딜레이의 절반에 상기 소정 딜레이를 합한 시간(1τ + Δt)만큼 지연 시켜 출력하도록 구성된다. 이때 Δt는 상기 제 1 지연라인(111)과 제 2 지연라인(112)에서 상기 제 1 신호 혼합부(115) 까지의 딜레이와 동일한 시간이다.
상기 제 1 신호 혼합부(115)는 상기 제 1 지연라인(111)의 제 1 출력구간 출력과 상기 제 2 지연라인(112)의 제 2 출력구간 출력을 하나씩 입력받는 복수개의 낸드 게이트로 이루어진다.
상기 디지타이저(116)는 상기 타이밍 보상부(114)의 출력에 따라 상기 제 1 신호 혼합부(115)의 출력을 상기 스위칭 검출부(117)로 출력하는 복수개의 플립플롭으로 이루어진다.
상기 스위칭 검출부(117)는 상기 디지타이저(116)의 출력이 논리값 0에서 논리값 1로 천이되는 타이밍을 검출하는 Exclusive-OR 로직으로 구성된다. 즉, 상기 디지타이저(116)의 플립플롭 중에서 인접한 두 플립플롭의 출력을 하나는 원래대로 입력받고 다른 하나는 반전시켜 입력받는 복수개의 앤드 게이트로 구성된다.
상기 제 2 신호 혼합부(118)는 상기 제 1 지연라인(111)의 제 2 출력구간 출력과 상기 제 2 지연라인(112)의 제 2 출력구간 출력을 하나씩 입력받는 복수개의 낸드 게이트로 이루어지며, 상기 복수개의 낸드 게이트 중에서 짝수번째 또는 홀수번째 낸드 게이트는 두 입력단에 인버터가 구비된다. 이는 제 1 지연라인(111)과 제 2 지연라인(112)의 제 2 출력구간 출력이 인버터 단위로 반전되기 때문에 이를 정위상으로 복원하기 위함이다.
상기 엣지 생성수단(300)은 도 3에 도시된 바와 같이, 상기 CLK를 소정 시간 지연시켜 출력하고 상기 주기 검출수단(110)에서 출력된 HC를 서로 다른 시간 만큼 각각 지연시키고 그 중 하나를 상기 SEL 및 CE에 따라 선택하여 출력하는 가중 신호 생성부(310), 상기 지연된 CLK(이하, DCLK)에 따라 HDS의 라이징 엣지를 생성하는 라이징 엣지 생성부(320), 상기 지연된 HC(이하, WHC)에 따라 상기 HDS의 폴링 엣지를 생성하는 폴링 엣지 생성부(330), 상기 라이징 엣지 생성부(320) 및 폴링 엣지 생성부(330)의 출력단에 공통 연결된 래치(340), 및 상기 래치(340)의 출력을 버퍼링하기 위한 인버터(IV35, IV36)를 포함한다.
상기 라이징 엣지 생성부(320)는 DCLK와 딜레이를 통해 소정 시간 지연 및 반전된 DCLK를 입력받는 낸드 게이트(ND31), 상기 낸드 게이트(ND31)의 출력을 입력받는 제 1 인버터(IV31), 상기 제 1 인버터(IV31)의 출력을 입력받는 제 2 인버터(IV32), 및 입력단에 전원이 연결되고 제 1 제어단에 상기 제 1 인버터(IV31)의 출력을 입력받으며 제 2 제어단에 상기 제 2 인버터(IV32)의 출력을 입력받는 패스 게이트(PG31)를 포함한다.
상기 폴링 엣지 생성부(330)는 WHC와 딜레이를 통해 소정 시간 지연 및 반전된 WHC를 입력받는 낸드 게이트(ND32), 상기 낸드 게이트(ND32)의 출력을 입력받는 제 1 인버터(IV33), 상기 제 1 인버터(IV33)의 출력을 입력받는 제 2 인버터(IV34), 및 입력단이 접지되고 제 1 제어단에 상기 제 1 인버터(IV33)의 출력을 입력받으며 제 2 제어단에 상기 제 2 인버터(IV34)의 출력을 입력받는 패스 게이트(PG32)를 포함한다.
상기 가중 신호 생성부(310)는 도 4에 도시된 바와 같이, 상기 CLK를 지연시키기 위한 제 1 지연소자(311), 상기 HC를 서로 다른 시간만큼 각각 지연시키기 위 한 복수개의 제 2 지연소자(312 ~ 315), 및 상기 SEL 및 CE에 따라 상기 복수개의 제 2 지연소자(312 ~ 315)의 출력 중 하나를 선택하여 출력하는 다중화부(316)를 포함한다. 이때 제 1 지연소자(311)의 지연시간은 상기 제 1 지연라인(111)의 유닛 딜레이와 동일한 1τ이고, 상기 복수개의 제 2 지연소자(312 ~ 315)의 지연시간은 순서대로 0.75τ, 0.875τ, 1.125τ, 1.25τ이다. 그리고 가중 신호 생성부(310)의 동작은 도 5를 참조하면 된다.
상기 제어수단(500)은 도 6에 도시된 바와 같이, 상기 CLK와 상기 S<1:N>에 따라 SEL를 생성하는 제 1 제어신호 생성부(510), 및 상기 CC와 상기 CLK에 따라 CE를 생성하는 제 2 제어신호 생성부(520)를 포함한다.
상기 제 1 제어신호 생성부(510)는 상기 CLK를 입력받는 주파수 디바이더(511), 상기 S<1:N>를 입력받는 노아 게이트(NOR51), 및 상기 노아 게이트(NOR51)의 출력에 따라 상기 주파수 디바이더(511)의 출력을 상기 SEL로 출력하는 플립플롭을(512)를 포함한다.
상기 제 2 제어신호 생성부(520)는 상기 CC와 상기 CLK의 위상을 비교하여 그 결과를 상기 CE로 출력하는 위상 비교기로 구성된다.
이와 같이 구성된 본 발명에 따른 듀티 싸이클 보정장치의 동작을 설명하면 다음과 같다.
먼저, 동작 초기에 S<1:N>이 모두 로우이다. 따라서 도 6의 제어수단(500)의 노아 게이트(NOR51)의 출력이 하이이고 주파수 디바이더(511) 출력이 하이이므로 플립플롭(512)을 통해 SEL이 하이로 출력된다. 한편, 상기 S<1:N>이 모두 로우가 되는 타이밍에 상기 주파수 디바이더(511)의 출력이 로우가 되면 SEL을 로우로 출력한다.
이때 주파수 디바이더(511)는 CLK의 주파수를 1/4로 줄인다. 그 이유는 상기 S<1:N>이 하이를 가지게 되는 시간이 CLK의 1주기에서 2주기 사이이므로 고주파와 저주파를 판단하기 위한 마진을 확보하기 위해서이다.
상기 SEL이 하이이면 도 2의 주기 검출부(110)의 지연라인 선택부(113)가 CLK를 제 1 지연라인(111)을 통해 입력시킨다. 만일 SEL이 로우이면 도 2의 주기 검출부(110)의 지연라인 선택부(113)가 CLK를 제 2 지연라인(112)을 통해 입력시킨다.
즉, 도 6의 제어수단(500)은 CLK가 고주파일 경우 SEL을 하이로 출력하고 저주파일 경우 SEL을 로우로 출력한다.
상기 제 1 지연라인(111)을 통해 CLK가 입력되어 순차적으로 지연되고 제 1구간에 해당하는 출력들이 제 1 신호 혼합부(115)를 통해 CS<1:N>으로 출력된다. 또한 제 2 신호 혼합부(118)를 통해 HS<1:N>이 출력된다.
한편, SEL이 하이이므로 CLK는 타이밍 보상부(114)를 통해 0.5τ + Δt만큼 지연되어 디지타이저(116)의 각 플립플롭에 입력된다.
상기 CS<1:N>은 상기 디지타이저(116)에 의해 상기 CLK와 위상 비교되어 스위칭 검출부(117)로 출력된다. 즉, 상기 디지타이저(116)는 상기 타이밍 보상부(114)의 출력이 하이가 되는 타이밍에 상기 CS<1:N>을 도 1의 제 1 다중화 수단(120)과 스위칭 검출부(117)로 출력한다.
이때 제 1 지연라인(111)은 물론이고 제 2 지연라인(112) 또한 그 유닛 딜레이가 균일하므로 상기 CS<1:N>에서 상기 CLK에 비해 한 주기 지연된 신호를 정확히 찾는 것은 어렵다. 따라서 위상차를 줄이기 위해 CLK를 제 1 지연라인(111)의 유닛 딜레이의 절반인 0.5τ만큼 지연시킨다. 또한 타이밍 오차를 최소화하기 위해 제 1 지연라인(111)에서 디지타이저(116)에 이르는 시간에 해당하는 Δt만큼을 추가적으로 지연시킨다. 결국, CLK와 CS<1:N>의 최대 위상차는 제 1 지연라인(111)의 유닛 딜레이의 절반 즉, 0.5τ가 된다.
그에 따라 스위칭 검출부(117)는 상기 디지타이저(116)의 출력이 로우에서 하이로 천이되는 타이밍 즉, CS<1:N> 중에서 CLK에 비해 한 주기 지연되는 신호의 타이밍을 검출하여 그에 해당하는 비트가 하이로 되는 S<1:N>을 출력한다.
상기 S<1:N> 중에서 하나라도 하이이면 도 6의 제어수단(500)의 노아 게이트(NOR51)의 출력이 로우가 되므로 플립플롭(512)의 출력 즉, SEL이 하이를 유지한다.
도 1의 제 1 다중화 수단(120)은 상기 S<1:N>에 따라 상기 CS<1:N> 중에서 CLK에 비해 한 주기 지연된 신호를 선택하여 CC로 출력한다.
도 1의 제 2 다중화 수단(130)은 상기 S<1:N>에 따라 상기 HS<1:N> 중에서 CLK에 비해 반 주기 지연되는 신호를 선택하여 HC로 출력한다. 이때 상기 S<1:N>은 CS<1:N> 중에서 CLK에 비해 한 주기 지연된 신호인 CC의 출력 타이밍을 검출한 신호이므로 이를 이용하여 선택한 HC는 상기 CLK에 비해 반 주기 지연된 신호이다.
한편, 도 6의 제어수단(500)의 제 2 제어신호 생성부(520)는 상기 CC와 CLK 의 위상을 비교하여 CE를 출력한다. 즉, CLK가 상기 CC보다 빠를 경우 CE를 하이로 출력하고, CLK가 CC보다 느릴 경우 CE를 로우로 출력한다.
도 3의 엣지 생성수단(300)의 가중 신호 생성부(310)는 상기 CLK를 제 1 지연소자(311)를 통해 정해진 시간 즉, 1τ만큼 지연시켜 DCLK를 출력한다. 그리고 상기 HC를 상기 제 1 지연소자(311)에 비해 각각의 지연시간 가중치가 적용된 복수개의 제 2 지연소자(312 ~ 315)를 통해 각각 0.75τ, 0.875τ, 1.125τ, 1.25τ만큼 지연시켜 출력하고, 상기 SEL과 CE에 따라 그 중 하나를 선택하여 WHC를 출력한다. 즉, 도 5에 도시된 바와 같이, SEL/CE가 로우/로우인 경우 HC를 1.25τ만큼 지연시킨 신호를 선택하여 WHC를 출력하고, SEL/CE가 로우/하이인 경우 HC를 0.75τ만큼 지연시킨 신호를 선택하여 WHC를 출력하고, SEL/CE가 하이/로우인 경우 HC를 1.125τ만큼 지연시킨 신호를 선택하여 WHC를 출력하고, SEL/CE가 하이/하이인 경우 HC를 0.875τ만큼 지연시킨 신호를 선택하여 WHC를 출력한다.
이어서 라이징 엣지 생성부(320)의 딜레이는 입력을 소정 시간 지연 및 반전시키므로 상기 DCLK가 입력된 후 자신의 지연시간 동안 출력이 하이로 유지된다. 따라서 DCLK가 하이로 천이되면 제 1 인버터(IV31)가 상기 딜레이의 지연시간에 해당하는 하이펄스를 생성하고 그에 따라 패스 게이트(PG31)가 상기 하이펄스에 해당하는 시간동안 전원 레벨에 따른 하이 신호를 출력한다. 이에 따라 반주기 신호 즉, HDS의 라이징 엣지가 생성된다. 상기 라이징 엣지는 래치(340)에 의해 유지된다.
그리고 폴링 엣지 생성부(330)의 딜레이는 입력을 소정 시간 지연 및 반전시 키므로 상기 WHC가 입력된 후 자신의 지연시간 동안 출력이 하이로 유지된다. 따라서 WHC가 하이로 천이되면 제 3 인버터(IV33)가 상기 딜레이의 지연시간에 해당하는 하이펄스를 생성하고 그에 따라 패스 게이트(PG32)가 상기 하이펄스에 해당하는 시간동안 접지 레벨에 따른 로우 신호를 출력한다. 이에 따라 상기 HDS의 폴링 엣지가 생성된다. 상기 폴링 엣지는 상기 라이징 엣지가 다시 생성되기 전까지 래치(340)에 의해 유지된다.
결국, 본 발명에 따른면 상기 CLK와 동일한 주기로 CLK의 50% 듀티비를 갖는 HDS가 생성된다.
이때 상술한 50% 듀티비를 갖는 HDS는 디지털 방식의 듀티 보정장치의 특성상 위상 오차가 존재하게 된다.
따라서 본 발명에서 위상차 에러를 최소화하는 방법을 도 7의 타이밍도를 참조하여 다시 한번 살펴보면 다음과 같다.
상술한 바와 같이, S<1:N>을 이용하여 CS<1:N> 중에서 CLK의 한 주기 위상과 거의 일치하는 신호 즉, CC를 선택하는데 이 신호는 CLK와 정확하게 한 주기가 일치하지 못하고 Δε만큼의 위상차가 존재하게 된다.
이때 SEL에 의해 유닛 딜레이가 다른 지연라인을 선택함으로서, 상기 Δε의 최대값은 1τ/2 또는 1τ가 된다. 또한 상기 CC의 반주기에 해당하는 HC에 의해 위상차는 Δε/2가 된다.
그리고 최종적으로 엣지 생성수단(300)의 가중 신호 생성부(310)을 통해 CLK는 1τ 만큼 지연시키고 HC는 SEL과 CE에 따라 1τ + α만큼 가중치를 적용하여 지 연시킴으로서 최종적으로 CLK와 HDS의 위상차를 CLK가 고주파인 경우 1τ/8보다 작은 수준으로 최소화시키고, CLK가 저주파인 경우 1τ/4 보다 작은 수준으로 최소화시킬 수 있다.
즉, SEL/CE가 로우/로우이면 CLK가 저주파이고 CLK의 위상이 HC에 비해 느린 경우이므로 상기 α를 상기 CLK의 지연시간인 1τ의 1/4인 + 0.25τ로 하여 HC를 1.25τ만큼 지연시킨 신호를 선택함으로서 CLK와 HDS의 위상차가 1τ/4 보다 작게 한다.
한편, SEL/CE가 로우/하이이면 CLK가 저주파이고 CLK의 위상이 HC에 비해 빠른 경우이므로 α를 - 0.25τ로 하여 HC를 0.75τ만큼 지연시킨 신호를 선택함으로서 CLK와 HDS의 위상차가 1τ/4 보다 작게 한다.
한편, SEL/CE가 하이/로우이면 CLK가 고주파이고 CLK의 위상이 HC에 비해 느린 경우이므로 상기 α를 상기 CLK의 지연시간인 1τ의 1/8인 + 0.125τ로 하여 HC를 1.125τ만큼 지연시킨 신호를 선택함으로서 CLK와 HDS의 위상차가 1τ/8 보다 작게 한다.
한편, SEL/CE가 하이/하이이면 CLK가 고주파이고 CLK의 위상이 HC에 비해 빠른 경우이므로 α를 - 0.125τ로 하여 HC를 0.875τ만큼 지연시킨 신호를 선택함으로서 CLK와 HDS의 위상차가 1τ/8 보다 작게 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 듀티 싸이클 보정장치는 다중 딜레이 라인을 사용하며, 입력신호 주파수에 맞도록 듀티 싸이클을 보정하고 가중 지연 방식으로 위상 오차 보정을 수행하므로 다음과 같은 효과가 있다.
첫째, 고주파 대역은 물론이고 저주파 대역에서도 신속하고 정확한 듀티 싸이클 보정을 수행할 수 있다.
둘째, 회로 구성을 위한 면적이 크게 필요하지 않아 회로 설계가 용이하고 전력 소모가 적다.

Claims (28)

  1. 복수개의 지연 라인 중 적어도 하나의 제어신호에 따라 선택된 지연 라인을 이용하여 외부 입력신호를 한 주기 만큼 지연시킨 제 1 주기 지연신호와 상기 외부 입력신호를 반 주기 만큼 지연시킨 제 2 주기 지연신호 및 상기 제 1 주기 지연신호의 스위칭 타이밍을 알리는 스위칭 데이터를 생성하는 주기 검출수단;
    상기 적어도 하나의 제어신호에 따라 상기 외부 입력신호와 상기 제 2 주기 지연신호를 이용하여 상기 외부 입력신호 주기의 절반에 해당하는 반주기 신호를 생성하는 엣지 생성수단; 및
    상기 제 1 주기 지연신호와 상기 외부 입력신호 및 상기 스위칭 데이터를 이용하여 상기 적어도 하나의 제어신호를 생성하는 제어수단을 포함하는 듀티 싸이클 보정장치.
  2. 제 1 항에 있어서,
    상기 주기 검출수단은
    복수개의 지연 라인 중 제 1 제어신호에 따라 선택된 지연 라인을 통해 서로 다른 지연시간 간격을 두고 출력된 복수개의 제 1 지연신호와 복수개의 제 2 지연신호 및 상기 스위칭 데이터를 생성하는 주기 검출부,
    상기 스위칭 데이터에 따라 상기 복수개의 제 1 지연신호 중 하나를 선택하여 상기 제 1 주기 지연신호로 출력하는 제 1 다중화부, 및
    상기 스위칭 데이터에 따라 상기 복수개의 제 2 지연신호 중 하나를 선택하여 상기 제 2 주기 지연신호로 출력하는 제 2 다중화부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  3. 제 2 항에 있어서,
    상기 주기 검출부는
    유닛 딜레이(Unit Delay)가 제 1 시간인 복수개의 지연소자로 이루어진 제 1 지연라인,
    유닛 딜레이가 제 2 시간인 복수개의 지연소자로 이루어진 제 2 지연라인,
    상기 외부 입력신호를 상기 제 1 제어신호에 따라 상기 제 1 지연라인과 제 2 지연라인 중 하나로 입력시키는 지연라인 선택부,
    상기 제 1 주기 지연신호와 상기 외부 입력신호의 타이밍 오차를 보상하기 위한 타이밍 보상부,
    상기 제 1 지연라인과 제 2 지연라인 각각의 제 1 출력구간 출력을 혼합하여 상기 복수개의 제 1 지연신호를 출력하는 제 1 신호 혼합부,
    상기 타이밍 보상부의 출력에 따라 상기 제 1 신호 혼합부의 출력을 디지털 신호로 변환하는 디지타이저(Digitizer),
    상기 디지타이저 출력신호의 천이를 검출하여 상기 스위칭 데이터를 출력하는 스위칭 검출부, 및
    상기 제 1 지연라인과 제 2 지연라인 각각의 제 2 출력구간 출력을 혼합하여 상기 복수개의 제 2 지연신호를 출력하는 제 2 신호 혼합부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  4. 제 3 항에 있어서,
    상기 제 1 시간에 비해 제 2 시간이 긴 것을 특징으로 하는 듀티 싸이클 보정장치.
  5. 제 3 항에 있어서,
    상기 제 2 시간은 상기 제 1 시간의 정수배인 것을 특징으로 하는 듀티 싸이클 보정장치.
  6. 제 3 항에 있어서,
    상기 제 1 지연라인은
    시리즈(Series)로 연결된 복수개의 제 1 인버터, 및
    상기 복수개의 제 1 인버터 중 소정 인버터들의 출력단과 연결된 복수개의 제 2 인버터를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  7. 제 6 항에 있어서,
    상기 복수개의 제 2 인버터는 상기 제 1 지연라인의 제 1 출력구간에는 상기 제 1 시간에 해당하는 제 1 인버터들의 출력단마다 연결되고, 상기 제 2 출력구간 에는 상기 제 1 시간의 절반에 해당하는 제 1 인버터들의 출력단과 연결되는 것을 특징으로 하는 듀티 싸이클 보정장치.
  8. 제 3 항에 있어서,
    상기 제 2 지연라인은
    시리즈(Series)로 연결된 복수개의 제 1 인버터, 및
    상기 복수개의 제 1 인버터 중 소정 인버터들의 출력단과 연결된 복수개의 제 2 인버터를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  9. 제 8 항에 있어서,
    상기 복수개의 제 2 인버터는 상기 제 1 출력구간에는 상기 제 2 시간에 해당하는 제 1 인버터들의 출력단과 연결되고, 상기 제 2 출력구간에는 상기 제 2 시간의 절반에 해당하는 제 1 인버터들의 출력단과 연결되는 것을 특징으로 하는 듀티 싸이클 보정장치.
  10. 제 3 항에 있어서,
    상기 지연라인 선택부는
    상기 제 1 제어신호가 하이일 때 상기 외부 입력신호를 상기 제 1 지연라인에 입력시키고, 상기 제 1 제어신호가 로우일 때 상기 외부 입력신호를 상기 제 2 지연라인에 입력시키도록 구성됨을 특징으로 하는 듀티 싸이클 보정장치.
  11. 제 3 항에 있어서,
    상기 지연라인 선택부는
    상기 외부 입력신호와 상기 제 1 제어신호를 입력받는 제 1 낸드 게이트,
    입력단에 상기 제 1 낸드 게이트의 출력을 입력받고 출력단이 상기 제 1 지연라인의 입력단과 연결된 제 1 인버터,
    상기 외부 입력신호와 반전된 제 1 제어신호를 입력받는 제 2 낸드 게이트, 및
    입력단에 상기 제 2 낸드 게이트의 출력을 입력받고 출력단이 상기 제 2 지연라인의 입력단과 연결된 제 2 인버터를 포함함을 특징으로 하는 듀티 싸이클 보정장치.
  12. 제 11 항에 있어서,
    상기 제 1 낸드 게이트 및 제 1 인버터의 유닛 딜레이는 상기 제 1 지연라인의 유닛 딜레이와 동일한 것을 특징으로 하는 듀티 싸이클 보정장치.
  13. 제 11 항에 있어서,
    상기 제 2 낸드 게이트 및 제 2 인버터의 유닛 딜레이는 상기 제 2 지연라인의 유닛 딜레이와 동일한 것을 특징으로 하는 듀티 싸이클 보정장치.
  14. 제 3 항에 있어서,
    상기 타이밍 보상부는
    상기 제 1 제어신호 레벨에 따라 상기 외부 입력신호를 서로 다른 시간만큼 지연시켜 출력하도록 구성됨을 특징으로 하는 듀티 싸이클 보정장치.
  15. 제 3 항에 있어서,
    상기 타이밍 보상부는
    상기 제 1 제어신호 레벨이 상기 제 1 지연라인이 선택되는 레벨이면 상기 외부 입력신호를 상기 제 1 지연라인의 유닛 딜레이에 소정 딜레이를 합한 만큼 지연시켜 출력하고, 상기 제 1 제어신호 레벨이 상기 제 2 지연라인이 선택되는 레벨이면 상기 외부 입력신호를 상기 제 2 지연라인의 유닛 딜레이에 상기 소정 딜레이를 합한 만큼 지연시켜 출력하도록 구성됨을 특징으로 하는 듀티 싸이클 보정장치.
  16. 제 15 항에 있어서,
    상기 소정 딜레이는 상기 제 1 지연라인과 제 2 지연라인에서 상기 제 1 신호 혼합부 까지의 딜레이와 동일한 시간인 것을 특징으로 하는 듀티 싸이클 보정장치.
  17. 제 3 항에 있어서,
    상기 제 1 신호 혼합부는
    복수개의 낸드 게이트로 이루어짐을 특징으로 하는 듀티 싸이클 보정장치.
  18. 제 3 항에 있어서,
    상기 디지타이저는
    상기 타이밍 보상부의 출력에 따라 상기 제 1 신호 혼합부의 출력을 상기 스위칭 검출부로 출력하는 복수개의 플립플롭으로 이루어짐을 특징으로 하는 듀티 싸이클 보정장치.
  19. 제 3 항에 있어서,
    상기 스위칭 검출부는
    상기 디지타이저의 출력이 논리값 0에서 논리값 1로 천이되는 타이밍을 검출하는 Exclusive-OR 로직으로 구성됨을 특징으로 하는 듀티 싸이클 보정장치.
  20. 제 3 항에 있어서,
    상기 제 2 신호 혼합부는 복수개의 낸드 게이트로 이루어지며, 상기 복수개의 낸드 게이트 중에서 짝수번째 또는 홀수번째 낸드 게이트는 두 입력단에 인버터가 구비된 것을 특징으로 하는 듀티 싸이클 보정장치.
  21. 제 1 항에 있어서,
    상기 엣지 생성수단은
    상기 외부 입력신호를 소정 시간 지연시켜 출력하고 상기 주기 검출수단에서 출력된 제 2 주기 지연신호를 서로 다른 시간 만큼 각각 지연시키고 그 중 하나를 상기 적어도 하나의 제어신호에 따라 선택하여 출력하는 가중 신호 생성부,
    상기 지연된 외부 입력신호에 따라 상기 반주기 신호의 라이징 엣지를 생성하는 라이징 엣지 생성부, 및
    상기 지연된 제 2 지연신호에 따라 상기 반주기 신호의 폴링 엣지를 생성하는 폴링 엣지 생성부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  22. 제 21 항에 있어서,
    상기 라이징 엣지 생성부 및 폴링 엣지 생성부의 출력단에 공통 연결된 래치를 더 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  23. 제 21 항에 있어서,
    상기 가중 신호 생성부는
    상기 외부 입력신호를 지연시키기 위한 제 1 지연소자,
    상기 제 2 주기 지연신호를 서로 다른 시간만큼 각각 지연시키기 위한 복수개의 제 2 지연소자, 및
    제 1 및 제 2 제어신호에 따라 상기 복수개의 제 2 지연소자의 출력 중 하나를 선택하여 출력하는 다중화부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  24. 제 21 항에 있어서,
    상기 라이징 엣지 생성부는
    상기 가중 신호 생성부에서 출력된 외부 입력신호와 상기 외부 입력신호를 소정 시간 지연시킨 신호를 입력받는 앤드 로직, 및
    상기 앤드 로직의 출력에 따라 전원 레벨을 출력하는 스위칭 소자를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  25. 제 21 항에 있어서,
    상기 폴링 엣지 생성부는
    상기 가중 신호 생성부에서 출력된 제 2 주기 지연신호와 상기 제 2 주기 지연신호를 소정 시간 지연시킨 신호를 입력받는 앤드 로직, 및
    상기 앤드 로직의 출력에 따라 접지 레벨을 출력하는 스위칭 소자를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  26. 제 1 항에 있어서,
    상기 제어수단은
    상기 외부 입력신호와 상기 스위칭 데이터에 따라 제 1 제어신호를 생성하는 제 1 제어신호 생성부, 및
    상기 제 1 주기 지연신호와 상기 외부 입력신호에 따라 제 2 제어신호를 생 성하는 제 2 제어신호 생성부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  27. 제 26 항에 있어서,
    상기 제 1 제어신호 생성부는
    상기 외부 입력신호를 입력받는 주파수 디바이더,
    상기 스위칭 데이터를 입력받는 논리소자, 및
    상기 논리소자의 출력에 따라 상기 주파수 디바이더의 출력을 상기 제 1 제어신호로 출력하는 플립플롭을 포함하는 것을 특징으로 하는 듀티 싸이클 보정장치.
  28. 제 26 항에 있어서,
    상기 제 2 제어신호 생성부는
    상기 제 1 주기 지연신호와 상기 외부 입력신호의 위상을 비교하여 그 결과를 상기 제 2 제어신호로 출력하는 위상 비교기로 이루어짐을 특징으로 하는 듀티 싸이클 보정장치.
KR1020060050973A 2006-06-07 2006-06-07 듀티 싸이클 보정장치 KR100728906B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060050973A KR100728906B1 (ko) 2006-06-07 2006-06-07 듀티 싸이클 보정장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060050973A KR100728906B1 (ko) 2006-06-07 2006-06-07 듀티 싸이클 보정장치

Publications (1)

Publication Number Publication Date
KR100728906B1 true KR100728906B1 (ko) 2007-06-15

Family

ID=38359577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060050973A KR100728906B1 (ko) 2006-06-07 2006-06-07 듀티 싸이클 보정장치

Country Status (1)

Country Link
KR (1) KR100728906B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101331442B1 (ko) * 2012-06-29 2013-11-21 포항공과대학교 산학협력단 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프
CN108832915A (zh) * 2018-09-13 2018-11-16 长江存储科技有限责任公司 一种占空比校准电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990038952A (ko) * 1997-11-07 1999-06-05 이계철 고속 디지털 데이터 리타이밍 장치
KR20000043233A (ko) * 1998-12-28 2000-07-15 김영환 듀티 사이클 보정장치
US6285226B1 (en) 1999-10-25 2001-09-04 Xilinx, Inc. Duty cycle correction circuit and method
US20060145745A1 (en) 2004-12-30 2006-07-06 Micron Technology, Inc. Synchronous clock generator including duty cycle correction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990038952A (ko) * 1997-11-07 1999-06-05 이계철 고속 디지털 데이터 리타이밍 장치
KR20000043233A (ko) * 1998-12-28 2000-07-15 김영환 듀티 사이클 보정장치
US6285226B1 (en) 1999-10-25 2001-09-04 Xilinx, Inc. Duty cycle correction circuit and method
US20060145745A1 (en) 2004-12-30 2006-07-06 Micron Technology, Inc. Synchronous clock generator including duty cycle correction

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101331442B1 (ko) * 2012-06-29 2013-11-21 포항공과대학교 산학협력단 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프
US8803577B2 (en) 2012-06-29 2014-08-12 SK Hynix Inc. Delay locked loop with a loop-embedded duty cycle corrector
CN108832915A (zh) * 2018-09-13 2018-11-16 长江存储科技有限责任公司 一种占空比校准电路
CN108832915B (zh) * 2018-09-13 2024-05-14 长江存储科技有限责任公司 一种占空比校准电路

Similar Documents

Publication Publication Date Title
US6710726B2 (en) Serializer-deserializer circuit having increased margins for setup and hold time
US7099424B1 (en) Clock data recovery with selectable phase control
US7633324B2 (en) Data output strobe signal generating circuit and semiconductor memory apparatus having the same
US7528640B2 (en) Digital pulse-width control apparatus
US5841307A (en) Delay device and delay time measurement device using a ring oscillator
KR100679258B1 (ko) 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법
US8453043B2 (en) Built-in bit error rate test circuit
US10484167B2 (en) Circuit for and method of receiving a signal in an integrated circuit device
US9824731B2 (en) Data reading circuit
KR100897254B1 (ko) 듀티 사이클 보정 회로 및 방법
TWI467919B (zh) 具有改良相位差之多相位時脈信號產生電路及其控制方法
CN108155894B (zh) 一种基于fpga的同步混合延时型dpwm模块
US9866413B2 (en) Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
US9154291B2 (en) Differential signal skew adjustment method and transmission circuit
US7843743B2 (en) Data output circuit for semiconductor memory apparatus
KR20160042496A (ko) 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치
US20090040848A1 (en) Semiconductor memory device
GB2359706A (en) Synchronising data and clock signals using a programmable delay circuit
JP2011061350A (ja) 受信装置及びその受信方法
KR100728906B1 (ko) 듀티 싸이클 보정장치
KR101615101B1 (ko) 클록 복원 회로 및 이를 포함하는 샘플링 신호 생성기
US7750711B2 (en) Phase select circuit with reduced hysteresis effect
US10557888B2 (en) Test apparatus
EP3214554A1 (en) Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
US7656207B2 (en) Delay locked loop circuit having coarse lock time adaptive to frequency band and semiconductor memory device having the delay locked loop circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 8

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 13