KR100897254B1 - 듀티 사이클 보정 회로 및 방법 - Google Patents

듀티 사이클 보정 회로 및 방법 Download PDF

Info

Publication number
KR100897254B1
KR100897254B1 KR1020070035824A KR20070035824A KR100897254B1 KR 100897254 B1 KR100897254 B1 KR 100897254B1 KR 1020070035824 A KR1020070035824 A KR 1020070035824A KR 20070035824 A KR20070035824 A KR 20070035824A KR 100897254 B1 KR100897254 B1 KR 100897254B1
Authority
KR
South Korea
Prior art keywords
signal
clock
response
unit
pull
Prior art date
Application number
KR1020070035824A
Other languages
English (en)
Other versions
KR20080092496A (ko
Inventor
신동석
이현우
윤원주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070035824A priority Critical patent/KR100897254B1/ko
Priority to US11/961,931 priority patent/US7576581B2/en
Publication of KR20080092496A publication Critical patent/KR20080092496A/ko
Application granted granted Critical
Publication of KR100897254B1 publication Critical patent/KR100897254B1/ko
Priority to US12/500,007 priority patent/US7782106B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00221—Layout of the delay element using FET's where the conduction path of the different output FET's is connected in parallel with different gate control, e.g. having different sizes or thresholds, or coupled through different resistors

Abstract

본 발명의 듀티 사이클 보정 회로는, 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로서 출력하는 듀티비 디지털 변환 수단; 상기 입력 클럭의 듀티비 정보를 분석하여 에지 조정 신호를 생성하고, 복수 개의 지연 클럭 중 어느 하나를 선택하는 듀티비 정보 분석 수단; 및 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 제어하는 듀티비 조정 수단;을 포함하는 것을 특징으로 한다.
듀티 사이클, 에지 조정, 위상 혼합

Description

듀티 사이클 보정 회로 및 방법{Circuit and Method for Correcting Duty Cycle}
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 클럭 분할 수단의 구성도,
도 3은 도 1에 도시한 듀티비 감지 수단의 구성도,
도 4는 도 3에 도시한 위상 비교기의 구성도,
도 5는 도 1에 도시한 신호 분석 수단의 구성도,
도 6은 도 1에 도시한 클럭 선택 수단의 구성도,
도 7은 도 1에 도시한 제어 신호 생성 수단의 구성도,
도 8은 도 1에 도시한 제 1 에지 조정 수단의 구성도,
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 동작을 설명하기 위한 신호 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 분할 수단 20 : 듀티비 감지 수단
30 : 신호 분석 수단 40 : 클럭 선택 수단
50 : 제어 신호 생성 수단 60 : 지연 수단
70 : 에지 조정 수단 80 : 위상 혼합 수단
본 발명은 듀티 사이클 보정 회로 및 방법에 관한 것으로, 보다 상세하게는 클럭의 듀티 사이클을 보다 정밀하게 보정하는 듀티 사이클 보정 회로 및 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)와 같은 반도체 집적 회로는 클럭의 라이징 에지와 폴링 에지를 모두 이용하여 데이터를 처리함으로써 그 동작 속도를 향상시킨다. 따라서 클럭의 라이징 에지 구간과 폴링 에지 구간의 비율, 즉 듀티비가 50:50으로 일치되지 않으면 동작 효율이 떨어지게 된다. 그러나 실제로 반도체 집적 회로 내에서 사용되는 클럭은 반도체 집적 회로의 실장 환경에서 노이즈 등의 여러 가지 요인에 의해 정확한 비율의 듀티비를 갖기가 어렵게 된다. 그러므로 반도체 집적 회로는 동작 효율을 향상시키기 위해 클럭의 듀티비를 보정하기 위한 듀티 사이클 보정 회로를 구비하여 클럭의 듀티비를 보정하고 있다.
현재까지 듀티 사이클 보정 회로는 디지털 컨버터 타입 및 위상 혼합기 타입 등 여러 가지 형태로 구현되어 왔으나, 실제 듀티비 보정 능력은 기대 이하인 것이 사실이다. 또한 그 소비 전력이 많다는 단점을 지니고 있어, 반도체 집적 회로의 고성능 동작을 지원하기에는 기술적으로 충분하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭의 듀티 사이클을 보다 정확히 보정하는 듀티 사이클 보정 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 반도체 집적 회로의 고성능 동작을 지원하는 듀티 사이클 보정 회로 및 방법을 제공하는 데에 다른 기술적 과제가 있다.
그리고 본 발명은 전력 효율을 향상시킨 듀티 사이클 보정 회로 및 방법을 제공하는 데에 또 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로서 출력하는 듀티비 디지털 변환 수단; 상기 입력 클럭의 듀티비 정보를 분석하여 에지 조정 신호를 생성하고, 복수 개의 지연 클럭 중 어느 하나를 선택하는 듀티비 정보 분석 수단; 및 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 제어하는 듀티비 조정 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭의 듀티비를 감지하여 하이 구간의 길이 정보와 로우 구간의 길이 정보를 담는 듀티 감지 신호를 생성하는 듀티비 감지 수단; 상기 듀티 감지 신호를 분석하여 제 1 및 제 2 에지 조정 신호를 생성하는 신호 분석 수단; 상기 제 1 및 제 2 에지 조정 신호에 응답하여 상기 입력 클럭으로부터 소정 단위만큼 지연되고 반전된 클럭의 폴링 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및 상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 클럭 분할 수단; 상기 입력 클럭의 듀티비 정보에 따라 상기 복수 개의 지연 클럭 중 어느 하나를 선택 지연 클럭으로서 출력하는 클럭 선택 수단; 상기 입력 클럭의 하이 구간과 로우 구간의 길이차 정보에 따라 상기 선택 지연 클럭의 폴링 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및 상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;을 포함하는 것을 특징으로 한다.
한편 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은, a) 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 단계; b) 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 상기 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로 변환하는 단계; c) 상기 입력 클럭의 듀티비 정보를 분석하여 클럭 선택 신호 및 에지 조정 신호를 생성하는 단계; d) 상기 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 단계; 및 e) 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 조정하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
도시한 듀티 사이클 보정 회로는, n 개의 지연 인에이블 신호(den<1:n>)에 응답하여 입력 클럭(clk_in)을 소정 단위로 지연시켜 n 개의 지연 클럭(clk_dly<1:n>)을 생성하는 클럭 분할 수단(10), 비교 제어 신호(cmpcnt)에 응답하여 상기 입력 클럭(clk_in)과 상기 n 개의 지연 클럭(clk_dly<1:n>)의 위상을 각각 비교하여 n-1 비트의 듀티 감지 신호(dtydet<1:n-1>)를 생성하는 듀티비 감지 수단(20), 하이 구간 신호(hprd) 및 로우 구간 신호(lprd)에 응답하여 상기 n-1 비트의 듀티 감지 신호(dtydet<1:n-1>)로부터 상기 n 개의 지연 인에이블 신호(den<1:n>), m 비트의 클럭 선택 신호(cksel<1:m>) 및 제 1 및 제 2 에지 조정 신호(edgcnt1<1:k>, edgcnt2<1:k>)를 생성하는 신호 분석 수단(30), 상기 m 비트의 클럭 선택 신호(cksel<1:m>)에 응답하여 상기 n 개의 지연 클럭(clk_dly<1:n>) 중 어느 하나를 선택 지연 클럭(clk_sdly)으로서 출력하는 클럭 선택 수단(40), 상기 입력 클럭(clk_in)을 분주하여 상기 비교 제어 신호(cmpcnt)를 생성하고, 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호(hprd) 및 상기 로우 구간 신호(lprd)를 생성하는 제어 신호 생성 수단(50), 상기 입력 클럭(clk_in)을 소정 시간 지연시켜 지연 입력 클럭(clk_din)을 출력하는 지연 수단(60), 상기 제 1 에지 조정 신호(edgcnt1<1:k>)에 응답하여 상기 선택 지연 클 럭(clk_sdly)의 폴링 에지 타이밍을 조정하여 폴링 클럭(fclk)을 생성하고, 상기 제 2 에지 조정 신호(edgcnt2<1:k>)에 응답하여 상기 지연 입력 클럭(clk_din)의 폴링 에지 타이밍을 조정하여 라이징 클럭(rclk)을 생성하는 에지 조정 수단(70) 및 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상을 혼합하여 출력 클럭(clk_out)을 생성하는 위상 혼합 수단(80)을 포함한다.
상기 입력 클럭(clk_in)은 반도체 집적 회로 내의 DLL 회로에서 출력되는 클럭 또는 데이터 출력 클럭일 수 있으며, 어떠한 클럭에도 한정되지 않는다. 즉, 상기 입력 클럭(clk_in)은 듀티 사이클 보정을 위하여 상기 듀티 사이클 보정 회로에 입력되는 클럭을 일반화한 명칭이다.
여기에서 상기 클럭 분할 수단(10)과 상기 듀티비 감지 수단(20)은 듀티비 디지털 변환 수단(1)으로 명명하여 분류할 수 있다. 또한 상기 신호 분석 수단(30)과 상기 클럭 선택 수단(40)은 듀티비 정보 분석 수단(2)으로 명명하여 분류할 수 있다. 그리고 상기 에지 조정 수단(70)과 상기 위상 혼합 수단(80)은 듀티비 조정 수단(3)으로 명명하여 분류할 수 있다.
한편, 상기 에지 조정 수단(70)은 상기 제 1 에지 조정 신호(edgcnt1<1:k>)에 응답하여 상기 선택 지연 클럭(clk_sdly)의 폴링 에지를 조정하여 상기 폴링 클럭(fclk)을 생성하는 제 1 에지 조정 수단(710) 및 상기 제 2 에지 조정 신호(edgcnt2<1:k>)에 응답하여 상기 지연 입력 클럭(clk_din)의 폴링 에지를 조정하여 상기 라이징 클럭(rclk)을 생성하는 제 2 에지 조정 수단(720)을 포함한다.
상기 지연 수단(60)은 상기 입력 클럭(clk_in)이 상기 제 2 에지 조정 수 단(720)에 입력되는 타이밍을 제어하기 위해 구비된다. 즉, 상기 선택 지연 클럭(clk_dly<1:n>)이 상기 제 1 에지 조정 수단(710)에 입력되기까지에는 상기 클럭 분할 수단(10)의 동작과 상기 클럭 선택 수단(40)의 동작이 수행되는 시간이 필요하므로, 상기 지연 수단(60)이 없으면 입력 타이밍 오차가 발생할 수 있다. 상기 지연 입력 클럭(clk_din)은 이와 같이 상기 입력 클럭(clk_in)에 대해 소정의 지연 시간을 갖는 클럭이나, 약간의 오차 발생을 인정하면 상기 입력 클럭(clk_in)이 입력되는 것으로 보아도 무방하다.
도 2는 도 1에 도시한 클럭 분할 수단의 구성도이다.
도시한 것과 같이, 상기 클럭 분할 수단(10)은 각각의 지연 인에이블 신호(den<1:n>)에 응답하여 상기 입력 클럭(clk_in)을 순차적으로 지연시켜 상기 n 개의 지연 클럭(clk_dly<1:n>)을 생성하는 n 개의 단위 지연기(UD<1:n>)를 포함한다.
상기 n 개의 지연 클럭(clk_dly<1:n>)은 각각 상기 입력 클럭(clk_in)의 한 주기를 n 등분한 만큼의 위상차를 갖는 클럭이다. 상기 듀티 사이클 보정 회로의 동작 초기시 상기 n 개의 지연 인에이블 신호(den<1:n>)는 모두 인에이블 된다. 그러나 이후 상기 듀티비 감지 수단(20)이 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 길이 정보를 각각 파악한 이후, 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간 중 긴 구간의 비율만큼 상기 n 개의 지연 인에이블 신호(den<1:n>) 중 일부만 인에이블 된다. 예를 들어, 상기 n이 10이라 가정하고, 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 비율이 6:4라고 하면, 상기 n 개의 지연 인 에이블 신호(den<1:n>) 중 6개만이 인에이블 된다. 따라서 나머지의 단위 지연기들은 동작을 중지하게 되고, 이에 따라 전력 소모가 감소된다.
도 3은 도 1에 도시한 듀티비 감지 수단의 구성도이다.
상기 듀티비 감지 수단(20)은, 상기 비교 제어 신호(cmpcnt)에 응답하여 상기 입력 클럭(clk_in)과 상기 n 개의 지연 클럭(clk_dly<1:n>)의 위상을 비교하여 n 개의 위상 비교 신호(phcmp<1:n>)를 생성하는 위상 비교부(210) 및 상기 n 개의 위상 비교 신호(phcmp<1:n>)를 조합하여 n-1 비트의 듀티 감지 신호(dtydet<1:n-1>)를 생성하는 신호 조합부(220)를 포함한다.
여기에서 상기 위상 비교부(210)는 상기 비교 제어 신호(cmpcnt)에 응답하여 상기 입력 클럭(clk_in)과 해당 지연 클럭(clk_dly<i>)의 동위상 구간을 추출하여 각각의 위상 비교 신호(phcmp<i>)를 생성하는 n 개의 위상 비교기(212)를 포함한다.
그리고 상기 신호 조합부(220)는 상기 n 개의 위상 비교 신호(phcmp<1:n>) 중 인접한 두 개씩을 조합하여 각각의 듀티 감지 신호(dtydet<i>)를 생성하는 n-1 개의 신호 조합기(222)를 포함한다.
각각의 신호 조합기(222)는 뒤 단의 위상 비교 신호(phcmp<i+1>)를 반전시키는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호와 해당 위상 비교 신호(phcmp<i>)를 입력 받는 낸드게이트(ND) 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 해당 듀티 감지 신호(dtydet<i>)를 출력하는 제 2 인버터(IV2)를 각각 포함한다.
상기 위상 비교기(212)는 상기 입력 클럭(clk_in)과 해당 지연 클럭(clk_dly<i>)의 위상이 같으면 하이 레벨(High Level)의 위상 비교 신호(phcmp<i>)를 출력하고, 상기 입력 클럭(clk_in)과 해당 지연 클럭(clk_dly<i>)의 위상이 다르면 로우 레벨(Low Level)의 위상 비교 신호(phcmp<i>)를 출력한다. 여기에서 상기 비교 제어 신호(cmpcnt)는 상기 입력 클럭(clk_in)을 소정 단위로 분주(예를 들어, 2분주)하여 생성한 신호이다. 상기 비교 제어 신호(cmpcnt)의 제어에 따라 상기 n 개의 위상 비교 신호(phcmp<1:n>)는 상기 입력 클럭(clk_in)의 하이 구간의 길이 정보와 로우 구간의 길이 정보를 담게 된다.
예를 들어, 상기 n이 10이라 가정하고, 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 비율이 6:4라고 하면, 상기 비교 제어 신호(cmpcnt)가 하이 레벨일 때, 10개의 위상 비교기(212) 중 6개는 하이 레벨의 위상 비교 신호(phcmp<1:6>)를 출력하고, 4개는 로우 레벨의 위상 비교 신호(phcmp<7:10>)를 출력한다. 이후 상기 비교 제어 신호(cmpcnt)가 로우 레벨일 때, 10개의 위상 비교기(212) 중 4개는 하이 레벨의 위상 비교 신호(phcmp<1:4>)를 출력하고, 6개는 로우 레벨의 위상 비교 신호(phcmp<5:10>)를 출력한다.
상기 신호 조합부(220)는 6개의 하이 레벨의 위상 비교 신호(phcmp<1:6>)와 4개의 로우 레벨의 위상 비교 신호(phcmp<7:10>)가 입력되면, 6번째 듀티 감지 신호(dtydet<6>)를 하이 레벨로 만들고, 나머지 듀티 감지 신호(dtydet<1:5>, dtydet<7:9>)를 로우 레벨로 만든다. 반면에 상기 4개의 하이 레벨의 위상 비교 신호(phcmp<1:4>)와 6개의 로우 레벨의 위상 비교 신호(phcmp<5:10>)가 입력되면, 4 번째 듀티 감지 신호(dtydet<4>)를 하이 레벨로 만들고, 나머지 듀티 감지 신호(dtydet<1:3>, dtydet<5:9>)를 로우 레벨로 만든다. 즉, 상기 n-1 개의 듀티 감지 신호(dtydet<1:n-1>)는 몇 번 째의 신호가 하이 레벨의 전위를 갖는지에 따라 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간에 대한 각각의 길이 정보를 나타내는 것이다.
도 4는 도 3에 도시한 위상 비교기의 구성도이다.
도시한 바와 같이, 상기 위상 비교기(212)는 상기 비교 제어 신호(cmpcnt)와 해당 지연 클럭(clk_dly<i>)을 입력 받는 제 1 배타적 노어게이트(XNR1), 상기 비교 제어 신호(cmpcnt)와 상기 입력 클럭(clk_in)을 입력 받는 제 2 배타적 노어게이트(XNR2) 및 상기 제 2 배타적 노어게이트(XNR2)의 출력 신호에 응답하여 상기 제 1 배타적 노어게이트(XNR1)의 출력 신호를 래치하여 해당 위상 비교 신호(phcmp<i>)로서 출력하는 플립플롭(FF)을 포함한다.
상기 비교 제어 신호(cmpcnt)가 하이 레벨이면, 상기 입력 클럭(clk_in)이 하이 레벨일 때 상기 제 2 배타적 노어게이트(XNR2)로부터 하이 레벨의 신호가 출력되므로, 상기 플립플롭(FF)이 상기 제 1 배타적 노어게이트(XNR1)의 출력 신호에 대한 래치 동작을 수행한다. 이 때, 상기 플립플롭(FF)은 상기 지연 클럭(clk_dly<i>)이 하이 레벨이면 하이 레벨의 위상 비교 신호(phcmp<i>)를 출력하고, 상기 지연 클럭(clk_dly<i>)이 로우 레벨이면 로우 레벨의 위상 비교 신호(phcmp<i>)를 출력한다.
상기 비교 제어 신호(cmpcnt)가 로우 레벨이면, 상기 입력 클럭(clk_in)이 로우 레벨일 때 상기 제 2 배타적 노어게이트(XNR2)로부터 하이 레벨의 신호가 출력되므로, 상기 플립플롭(FF)이 상기 제 1 배타적 노어게이트(XNR1)의 출력 신호에 대한 래치 동작을 수행한다. 이 때, 상기 플립플롭(FF)은 상기 지연 클럭(clk_dly<i>)이 로우 레벨이면 하이 레벨의 위상 비교 신호(phcmp<i>)를 출력하고, 상기 지연 클럭(clk_dly<i>)이 하이 레벨이면 로우 레벨의 위상 비교 신호(phcmp<i>)를 출력한다.
즉, 각 위상 비교기(212)는 상기 입력 클럭(clk_in)과 해당 지연 클럭(clk_dly<i>)의 동위상 여부를 판별하며, 상기 n 개의 위상 비교 신호(phcmp<1:n>) 중 몇 번째 신호가 로우 레벨인지 여부가 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 길이 정보에 대한 기준이 된다.
도 5는 도 1에 도시한 신호 분석 수단의 구성도이다.
도시한 바와 같이, 상기 신호 분석 수단(30)은 상기 n-1 비트의 듀티 감지 신호(dtydet<1:n-1>)를 인코딩하여 m 비트의 인코딩 신호(enc<1:m>)를 생성하는 인코더(310), 상기 하이 구간 신호(hprd)에 응답하여 상기 m 비트의 인코딩 신호(enc<1:m>)를 래치하고 m 비트의 제 1 래치 신호(lat1<1:m>)를 출력하는 제 1 래치(320), 상기 로우 구간 신호(lprd)에 응답하여 상기 m 비트의 인코딩 신호(enc<1:m>)를 래치하고 m 비트의 제 2 래치 신호(lat2<1:m>)를 출력하는 제 2 래치(330), 상기 m 비트의 제 1 래치 신호(lat1<1:m>)와 상기 m 비트의 제 2 래치 신호(lat2<1:m>)의 논리값을 비교하여 논리 판별 신호(lgdtg)를 생성하는 논리 비교기(340), 상기 논리 판별 신호(lgdtg)에 응답하여 상기 제 1 래치 신호(lat1<1:m>) 와 상기 제 2 래치 신호(lat2<1:m>) 중 논리값이 더 큰 신호를 추출하는 먹스(350), 상기 먹스(350)로부터 전달되는 신호를 디코딩하여 상기 n 비트의 지연 인에이블 신호(den<1:n>)를 출력하는 제 1 디코더(360), 상기 논리 판별 신호(lgdtg)에 응답하여 상기 제 1 래치 신호(lat1<1:m>)와 상기 제 2 래치 신호(lat2<1:m>)의 논리차를 연산하여 연산 신호(anl<1:m>)를 생성하는 연산기(370) 및 상기 연산 신호(anl<1:m>)를 디코딩하여 상기 제 1 에지 조정 신호(edgcnt1<1:k>)와 상기 제 2 에지 조정 신호(degcnt2<1:k>)를 생성하는 제 2 디코더(380)를 포함한다.
상기 하이 구간 신호(hprd)는 상기 입력 클럭(clk_in)의 하이 구간에 인에이블 되는 신호이다. 그리고 상기 로우 구간 신호(lprd)는 상기 입력 클럭(clk_in)의 로우 구간에 인에이블 되는 신호이다. 상기 하이 구간 신호(hprd)와 상기 로우 구간 신호(lprd)는 상기 입력 클럭(clk_in)의 소정 주기마다 한 번씩 인에이블 되도록 그 인에이블 구간이 제어된다.
상기 인코더(310)는 상기 n-1 비트의 듀티 감지 신호(dtydet<1:n-1>) 중 몇 번째 신호가 하이 레벨인지를 판별하여 두 번에 걸쳐 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간에 대한 길이 정보를 각각 상기 m 비트의 인코딩 신호(enc<1:m>)로 변환한다. 상기 m 비트의 인코딩 신호(enc<1:m>)가 상기 입력 클럭(clk_in)의 하이 구간에 대한 정보를 나타낼 때, 상기 하이 구간 신호(hprd)가 인에이블 되고, 상기 m 비트의 인코딩 신호(enc<1:m>)는 상기 제 1 래치(320)에 저장된다. 또한 상기 m 비트의 인코딩 신호(enc<1:m>)가 상기 입력 클럭(clk_in)의 로우 구간에 대한 정보를 나타낼 때, 상기 로우 구간 신호(lprd)가 인에이블 되고, 상기 m 비트의 인코딩 신호(enc<1:m>)는 상기 제 2 래치(330)에 저장된다.
상기 제 2 래치(330)에서 출력되는 상기 제 2 래치 신호(lat2<1:m>)는 상기 클럭 선택 신호(cksel<1:m>)로서 활용된다. 이는 상기 클럭 선택 수단(40)은 상기 n 개의 지연 클럭(clk_dly<1:n>) 중 상기 입력 클럭(clk_in)의 로우 구간의 길이만큼 지연된 클럭을 반전시켜 상기 선택 지연 클럭(clk_sdly)으로서 출력하므로, 상기 제 2 래치 신호(lat2<1:m>)로부터 전달되는 상기 입력 클럭(clk_in)의 로우 구간의 길이 정보를 필요로 하기 때문이다.
이후, 상기 논리 비교기(340)는 상기 제 1 래치 신호(lat1<1:m>)와 상기 제 2 래치 신호(lat2<1:m>)의 논리값을 판별한 정보를 담는 상기 논리 판별 신호(lgdtg)를 생성하며, 상기 먹스(350)는 상기 논리 판별 신호(lgdtg)에 응답하여 논리값이 큰 신호를 출력한다. 상기 제 1 디코더(360)는 상기 먹스(350)의 출력 신호를 디코딩하여 상기 n 비트의 지연 인에이블 신호(den<1:n>)를 생성한다. 이처럼, 상기 n 비트의 지연 인에이블 신호(den<1:n>)는 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간 중 길이가 더 긴 구간에 대한 정보를 담고, 그 비율에 따라 인에이블 되는 비트 수가 결정되므로, 상기 클럭 분할 수단(10)의 단위 지연기(UD<1:n>)의 인에이블 개수를 적절히 조정하여 전력 소모를 감소시킬 수 있다.
상기 연산기(370)는 상기 제 1 래치 신호(lat1<1:m>)와 상기 제 2 래치 신호(lat2<1:m>) 중 논리값이 큰 신호에서 작은 신호를 뺀 논리값을 갖는 상기 연산 신호(anl<1:m>)를 출력한다. 상기 제 1 래치 신호(lat1<1:m>)과 상기 제 2 래치 신 호(lat2<1:m>)의 논리값의 크기는 상기 논리 판별 신호(lgdtg)에 의해 판별된다. 이후, 상기 제 2 디코더(380)는 상기 연산 신호(anl<1:m>)를 디코딩하여 상기 제 1 및 제 2 에지 조정 신호(edgcnt1<1:k>, edgcnt2<1:k>)를 출력한다. 이 때, 상기 제 1 및 제 2 에지 조정 신호(edgcnt1<1:k>, edgcnt2<1:k>)는 서로 반대의 위상을 갖는 신호이다. 상기 제 1 및 제 2 에지 조정 신호(edgcnt1<1:k>, edgcnt2<1:k>)는 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 길이차에 대한 정보를 담고 상기 에지 조정 수단(70)에 전달되어, 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 길이차를 줄이기 위한 동작에 사용된다.
도 6은 도 1에 도시한 클럭 선택 수단의 구성도이다.
상기 클럭 선택 수단(40)은 상기 클럭 선택 신호(cksel<1:m>)를 디코딩하여 선택 디코딩 신호(sldc<1:l>)를 생성하는 제 3 디코더(410) 및 상기 선택 디코딩 신호(sldc<1:l>)에 응답하여 상기 n 개의 지연 클럭(clk_dly<1:n>) 중 어느 하나를 상기 선택 지연 클럭(clk_sdly)으로서 출력하는 클럭 선택부(420)를 포함한다.
상기 선택 디코딩 신호(sldc<1:l>)는 l 개의 신호 중 어느 하나만 인에이블 되는 형태로 구현되며, 상기 클럭 선택부(420)는 상기 선택 디코딩 신호(sldc<1:l>) 중 인에이블 된 하나의 신호에 대응되는 하나의 지연 클럭(clk_dly<i>)을 반전시켜 출력하는 스위치 형태로 구현 가능하다.
도 7은 도 1에 도시한 제어 신호 생성 수단의 구성도이다.
도시한 바와 같이, 상기 제어 신호 생성 수단(50)은 상기 입력 클럭(clk_in)을 소정 단위로 분주하여 상기 비교 제어 신호(cmpcnt)를 생성하는 비교 제어 부(510) 및 상기 입력 클럭(clk_in)의 하이 구간에 인에이블 되는 상기 하이 구간 신호(hprd)와 상기 입력 클럭(clk_in)의 로우 구간에 인에이블 되는 상기 로우 구간 신호(lprd)를 생성하는 구간 신호 생성부(520)를 포함한다.
도 8은 도 1에 도시한 제 1 에지 조정 수단의 구성도로서, 상기 제 1 에지 조정 수단(710)과 상기 제 2 에지 조정 수단(720)은 입력 신호가 상기 선택 지연 클럭(clk_sdly)과 상기 지연 입력 클럭(clk_din)이라는 점과 제어 신호가 상기 제 1 에지 조정 신호(edgcnt1<1:k>)와 상기 제 2 에지 조정 신호(edgcnt2<1:k>)라는 점 및 출력 신호가 상기 폴링 클럭(fclk)과 상기 라이징 클럭(rclk)이라는 점이 상이할 뿐, 같은 형태로 구성되므로, 상기 제 1 에지 조정 수단(710)에 대한 설명으로 상기 제 2 에지 조정 수단(720)에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 에지 조정 수단(710)은 상기 제 1 에지 조정 신호(edgcnt1<1:k>)에 응답하여 제 1 구동부(713)를 풀업하는 제 1 풀업부(711), 외부 공급전원(VDD)에 응답하여 상기 제 1 구동부(713)를 풀다운하는 제 1 풀다운부(712), 상기 제 1 풀업부(711)의 풀업 동작과 상기 제 1 풀다운부(712)의 풀다운 동작에 응답하여 상기 선택 지연 클럭(clk_sdly)을 구동하는 제 1 구동부(713), 그라운드 전원(VSS)에 응답하여 제 2 구동부(716)를 풀업하는 제 2 풀업부(714), 상기 제 1 에지 조정 신호(edgcnt1<1:k>)에 응답하여 상기 제 2 구동부(716)를 풀다운하는 제 2 풀다운부(715) 및 상기 제 2 풀업부(714)의 풀업 동작과 상기 제 2 풀다운부(715)의 풀다운 동작에 응답하여 상기 제 1 구동부(713)의 출력 신호를 구동하여 상기 폴링 클럭(fclk)을 출력하는 제 2 구동부(716)를 포함한다.
여기에서 상기 제 1 풀업부(711)는 게이트 단에 상기 k 개의 제 1 에지 조정 신호 중 k/2개(edgcnt1<1:k/2>)를 각각 입력 받고, 외부 공급전원(VDD)의 공급단과 상기 제 1 구동부(713) 사이에 병렬로 구비되는 k/2 개의 제 1 트랜지스터(TR1<1:k/2>)를 포함한다.
그리고 상기 제 1 풀다운부(712)는 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 상기 제 1 구동부(713)와 접지단 사이에 구비되는 제 2 트랜지스터(TR2)를 포함한다.
상기 제 1 구동부(713)는 상기 제 1 풀업부(711)와 상기 제 1 풀다운부(712)로부터 공급되는 전원을 인가 받고 상기 선택 지연 클럭(clk_sdly)을 입력 받는 제 1 인버터(IV1)를 포함한다.
또한 상기 제 2 풀업부(714)는 게이트 단에 상기 그라운드 전원(VSS)이 인가되고 상기 외부 공급전원(VDD)의 공급단과 상기 제 2 구동부(716) 사이에 구비되는 제 3 트랜지스터(TR3)를 포함한다.
그리고 상기 제 2 풀다운부(715)는 게이트 단에 상기 k 비트의 제 1 에지 조정 신호(edgcnt1<1:k>) 중 상기 제 1 풀업부(711)에 입력되는 신호를 제외한 신호(edgcnt1<k/2+1:k>)를 각각 입력 받고, 그라운드 전원(VSS)의 공급단과 상기 제 2 구동부(716) 사이에 병렬로 구비되는 k/2 개의 제 4 트랜지스터(TR4<k/2+1:k>)를 포함한다.
상기 제 2 구동부(716)는 상기 제 2 풀업부(714)와 상기 제 2 풀다운부(715)로부터 공급되는 전원을 인가 받고 상기 제 1 구동부(713)로부터 전달되는 신호를 입력 받아 상기 폴링 클럭(fclk)을 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 1 풀업부(711)에 입력되는 신호(edgcnt1<1:k/2>)들 중 로우 신호의 개수가 많아지면, 상기 제 2 풀다운부(715)가 상기 제 2 구동부(716)에 공급하는 전원의 양이 늘어나게 된다. 따라서 상기 제 2 구동부(716)의 출력 신호, 즉 상기 폴링 클럭(fclk)의 로우 구간이 넓어지는 결과가 발생하게 된다.
상기 제 2 풀다운부(715)에 입력되는 신호(edgcnt1<k/2+1:k>)들 중 하이 신호의 개수가 많아지면, 상기 제 1 풀업부(711)가 상기 제 1 구동부(713)에 공급하는 전원의 양이 늘어나게 된다. 따라서 상기 제 2 구동부(716)의 출력 신호, 즉 상기 폴링 클럭(fclk)의 로우 구간이 넓어지는 결과가 발생한다.
즉, 상기 제 1 에지 조정 신호(edgcnt1<1:k>)가 갖는 상기 입력 클럭(clk_in)의 하이 구간과 로우 구간의 길이차를 줄이기 위한 적절한 논리값을 갖는 신호이다. 상기 제 1 에지 조정 수단(710)은 상기 제 1 풀업부(711)와 상기 제 2 풀다운부(715)의 구동력을 제어하여 상기 선택 지연 클럭(clk_sdly)의 폴링 에지를 조정함으로써, 상기 폴링 클럭(fclk)의 듀티비가 50:50에 가까워지도록 하는 동작을 수행한다.
마찬가지로, 상기 제 2 에지 조정 수단(720) 또한 상기 제 2 에지 조정 신호(edgcnt2)를 이용하여 상기 지연 입력 클럭(clk_din)의 폴링 에지를 조정함으로써, 상기 라이징 클럭(rclk)의 듀티비가 50:50에 가까워지도록 하는 동작을 수행한다.
상기 위상 혼합 수단(80)은 이처럼 듀티비가 조정된 클럭들을 이용하므로, 보다 효율적인 위상 혼합 동작을 수행할 수 있다. 따라서 상기 출력 클럭(clk_out)의 듀티비가 보다 정밀하게 보정되는 것이 가능하게 된다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 동작을 설명하기 위한 신호 파형도이다.
도 9a에는, 상기 입력 클럭(clk_in), 상기 비교 제어 신호(cmpcnt), 상기 하이 구간 신호(hprd) 및 상기 로우 구간 신호(lprd)의 파형이 도시되어 있다.
여기에서 상기 입력 클럭(clk_in)은 하이 구간이 로우 구간에 비해 넓은 것을 예로 들어 나타내었다. 그리고 상기 비교 제어 신호(cmpcnt)는 상기 입력 클럭(clk_in)을 2분주한 클럭으로 표현하였다. 상기 하이 구간 신호(hprd)와 상기 로우 구간 신호(lprd)는 상기 입력 클럭(clk_in)과 상기 비교 제어 신호(cmpcnt)에 의해 생성된다는 것을 알 수 있다.
또한 도 9b에는 상기 n 개의 지연 클럭(clk_dly<1:n>), 상기 선택 지연 클럭(clk_sdly), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)의 파형이 도시되어 있다.
상기 선택 지연 클럭(clk_sdly)은 상기 n 개의 지연 클럭(clk_dly<1:n>) 중 폴링 에지가 상기 입력 클럭(clk_in)의 라이징 에지에 일치되는 클럭을 반전하여 생성한 것이다. 상기 폴링 클럭(fclk)은 상기 선택 지연 클럭(clk_sdly)의 폴링 에지를 조정하여 생성한 것이고, 상기 라이징 클럭(rclk)은 상기 입력 클럭(clk_in)의 폴링 에지를 조정하여 생성한 것이다. 그리고 상기 출력 클럭(clk_out)은 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상을 혼합하는 동작을 통해 생성한 클럭이다.
상술한 바와 같이, 본 발명의 듀티 사이클 보정 회로는, 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성한다. 이후, 입력 클럭과 복수 개의 지연 클럭을 각각 비교하여 입력 클럭의 하이 구간과 로우 구간의 길이 정보를 추출한다. 하이 구간과 로우 구간의 길이 정보를 바탕으로 복수 개의 지연 클럭 중 어느 하나를 선택하고, 선택된 클럭의 폴링 에지 타이밍을 입력 클럭의 하이 구간과 로우 구간의 길이차 정보에 따라 조정한다. 또한 입력 클럭의 폴링 에지 타이밍을 입력 클럭의 하이 구간과 로우 구간의 길이차 정보에 따라 조정한다. 이후, 폴링 에지 타이밍이 조정된 두 클럭의 위상을 혼합하여 듀티비가 50:50에 가까운 출력 클럭을 생성하는 동작을 반복적으로 수행함으로써, 듀티 사이클 보정 동작을 완료한다. 이처럼, 본 발명의 듀티 사이클 보정 회로는, 입력 클럭과 듀티비 정보에 따라 생성된 클럭의 폴링 에지를 제어하여 일차적인 듀티비 보정 동작을 수행하고, 이후 두 클럭의 위상을 혼합함으로써 보다 정밀한 듀티 사이클 보정 동작을 수행할 수 있다. 또한 입력 클럭의 하이 구간과 로우 구간의 길이 정보에 따라 일부의 단위 지연기만을 사용하므로, 전력 소모를 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 듀티 사이클 보정 회로 및 방법은, 클럭의 듀티 사이클을 보다 정확히 보정하는 효과가 있다.
또한 본 발명의 듀티 사이클 보정 회로 및 방법은 반도체 집적 회로의 고성능 동작을 지원하는 효과가 있다.
아울러, 본 발명의 듀티 사이클 보정 회로 및 방법은 전력 효율을 향상시키는 효과가 있다.

Claims (41)

  1. 입력 클럭의 듀티비 정보를 복수 비트의 디지털 신호로서 출력하는 듀티비 디지털 변환 수단;
    상기 입력 클럭의 듀티비 정보를 분석하여 에지 조정 신호를 생성하고, 복수 개의 지연 클럭 중 어느 하나를 선택하는 듀티비 정보 분석 수단; 및
    상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 제어하는 듀티비 조정 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 듀티비 디지털 변환 수단은,
    상기 입력 클럭을 소정 단위로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 클럭 분할 수단;
    비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 상기 복수 비트의 디지털 신호인 듀티 감지 신호를 생성하는 듀티비 감지 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제 1 항에 있어서,
    상기 듀티비 정보 분석 수단은,
    하이 구간 신호 및 로우 구간 신호에 응답하여 상기 복수 비트의 디지털 신호로부터 복수 비트의 클럭 선택 신호 및 에지 조정 신호를 생성하는 신호 분석 수단;
    상기 복수 비트의 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 클럭 선택 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제 1 항에 있어서,
    상기 듀티비 조정 수단은,
    상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 에지 타이밍을 조정하여 라이징 클럭과 폴링 클럭을 생성하는 에지 조정 수단; 및
    상기 라이징 클럭과 상기 폴링 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제 3 항에 있어서,
    상기 입력 클럭을 분주하여 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호 및 상기 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티사이클 보정 회로.
  6. 입력 클럭의 듀티비를 감지하여 하이 구간의 길이 정보와 로우 구간의 길이 정보를 담는 듀티 감지 신호를 생성하는 듀티비 감지 수단;
    상기 듀티 감지 신호를 분석하여 제 1 및 제 2 에지 조정 신호를 생성하는 신호 분석 수단;
    상기 제 1 및 제 2 에지 조정 신호에 응답하여 상기 입력 클럭으로부터 소정 단위만큼 지연된 클럭의 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및
    상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제 6 항에 있어서,
    상기 입력 클럭을 분주하여 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 하이 구간 신호 및 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티사이클 보정 회로.
  8. 제 7 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 입력 클럭을 소정 단위로 분주하여 상기 비교 제어 신호를 생성하는 비교 제어부; 및
    상기 입력 클럭의 하이 구간에 인에이블 되는 상기 하이 구간 신호와 상기 입력 클럭의 로우 구간에 인에이블 되는 상기 로우 구간 신호를 생성하는 구간 신호 생성부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제 7 항에 있어서,
    상기 듀티비 감지 수단은,
    상기 비교 제어 신호에 응답하여 상기 입력 클럭과 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 위상 비교부; 및
    상기 복수 개의 위상 비교 신호를 조합하여 복수 비트의 상기 듀티 감지 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 제 9 항에 있어서,
    상기 위상 비교부는 상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭 중 기 할당된 클럭의 동위상 구간을 추출하여 각각의 위상 비교 신호를 생성하는 복수 개의 위상 비교기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 제 10 항에 있어서,
    상기 위상 비교기는,
    상기 비교 제어 신호와 상기 기 할당된 지연 클럭을 입력 받는 제 1 배타적 노어게이트;
    상기 비교 제어 신호와 상기 입력 클럭을 입력 받는 제 2 배타적 노어게이트; 및
    상기 제 2 배타적 노어게이트의 출력 신호에 응답하여 상기 제 1 배타적 노어게이트의 출력 신호를 래치하여 상기 위상 비교 신호로서 출력하는 플립플롭;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  12. 제 9 항에 있어서,
    상기 신호 조합부는 상기 복수 개의 위상 비교 신호 중 두 개씩을 조합하여 각각의 듀티 감지 신호를 생성하는 복수 개의 신호 조합기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  13. 제 6 항에 있어서,
    상기 신호 분석 수단은,
    복수 비트의 상기 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 인코더;
    하이 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 제 1 래치;
    로우 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 2 래치 신호를 출력하는 제 2 래치;
    상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 제 2 래치 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 논리 비교기;
    상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 제 2 래치 신호의 논리차를 연산하여 연산 신호를 생성하는 연산기; 및
    상기 연산 신호를 디코딩하여 상기 제 1 에지 조정 신호와 상기 제 2 에지 조정 신호를 생성하는 제 1 디코더;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  14. 제 13 항에 있어서,
    상기 인코더는 상기 복수 비트의 듀티 감지 신호 중 몇 번째 신호가 제 1 레벨인지를 판별하여 두 번에 걸쳐 상기 입력 클럭의 하이 구간과 로우 구간에 대한 길이 정보를 각각 상기 복수 비트의 인코딩 신호로 변환하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  15. 제 13 항에 있어서,
    상기 연산기는 상기 제 1 래치 신호와 상기 제 2 래치 신호 중 논리값이 큰 신호에서 작은 신호를 뺀 논리값을 갖는 상기 연산 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  16. 제 6 항에 있어서,
    상기 에지 조정 수단은,
    상기 제 1 에지 조정 신호에 응답하여 상기 입력 클럭으로부터 지연된 클럭의 에지를 조정하여 상기 폴링 클럭을 생성하는 제 1 에지 조정 수단; 및
    상기 제 2 에지 조정 신호에 응답하여 상기 입력 클럭의 에지를 조정하여 상기 라이징 클럭을 생성하는 제 2 에지 조정 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  17. 제 16 항에 있어서,
    상기 제 1 에지 조정 수단은,
    상기 제 1 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;
    외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;
    상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭으로부터 지연된 클럭을 구동하는 상기 제 1 구동부;
    그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;
    상기 제 1 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및
    상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 폴링 클럭을 출력하는 상기 제 2 구동부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  18. 제 16 항에 있어서,
    상기 제 2 에지 조정 수단은,
    상기 제 2 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;
    외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;
    상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭을 구동하는 상기 제 1 구동부;
    그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;
    상기 제 2 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및
    상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 라이징 클럭을 출력하는 상기 제 2 구동부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  19. 제 13 항에 있어서,
    상기 신호 분석 수단은,
    상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 제 2 래치 신호 중 논리값이 더 큰 신호를 추출하는 먹스; 및
    상기 먹스로부터 전달되는 신호를 디코딩하여 복수 비트의 지연 인에이블 신호를 출력하는 제 2 디코더;
    를 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  20. 제 19 항에 있어서,
    상기 복수 비트의 지연 인에이블 신호에 응답하여 상기 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 클럭 분할 수단; 및
    복수 비트의 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 반전하여 출력하는 클럭 선택 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  21. 제 20 항에 있어서,
    상기 클럭 분할 수단은 상기 복수 비트의 지연 인에이블 신호 중 기 할당된 신호에 응답하여 상기 입력 클럭을 순차적으로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  22. 제 20 항에 있어서,
    상기 클럭 선택 수단은,
    상기 클럭 선택 신호를 디코딩하여 선택 디코딩 신호를 생성하는 제 3 디코더; 및
    상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 반전하여 출력하는 클럭 선택부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  23. 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 클럭 분할 수단;
    상기 입력 클럭의 듀티비 정보에 따라 상기 복수 개의 지연 클럭 중 어느 하나를 선택 지연 클럭으로서 출력하는 클럭 선택 수단;
    상기 입력 클럭의 하이 구간과 로우 구간의 길이차 정보에 따라 상기 선택 지연 클럭의 폴링 에지를 조정하여 폴링 클럭을 생성하고, 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭을 생성하는 에지 조정 수단; 및
    상기 폴링 클럭과 상기 라이징 클럭의 위상을 혼합하여 출력 클럭을 생성하는 위상 혼합 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  24. 제 23 항에 있어서,
    상기 클럭 분할 수단은 각각의 지연 인에이블 신호에 응답하여 상기 입력 클럭을 순차적으로 지연시켜 상기 복수 개의 지연 클럭을 생성하는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  25. 제 23 항에 있어서,
    상기 클럭 선택 수단은,
    상기 입력 클럭의 듀티비 정보를 디코딩하여 선택 디코딩 신호를 생성하는 제 1 디코더; 및
    상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 상기 선택 지연 클럭으로서 출력하는 클럭 선택부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  26. 제 23 항에 있어서,
    비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 복수 비트의 듀티 감지 신호를 생성하는 듀티비 감지 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  27. 제 26 항에 있어서,
    상기 듀티비 감지 수단은,
    상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 위상 비교부; 및
    상기 복수 개의 위상 비교 신호를 조합하여 상기 복수 비트의 듀티 감지 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  28. 제 27 항에 있어서,
    상기 위상 비교부는 상기 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭 중 기 할당된 클럭의 동위상 구간을 추출하여 각각의 위상 비교 신호를 생성하는 복수 개의 위상 비교기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  29. 제 27 항에 있어서,
    상기 신호 조합부는 상기 복수 개의 위상 비교 신호 중 두 개씩을 조합하여 각각의 듀티 감지 신호를 생성하는 복수 개의 신호 조합기를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  30. 제 24 항에 있어서
    하이 구간 신호 및 로우 구간 신호에 응답하여, 복수 비트의 듀티 감지 신호로부터 복수 비트의 상기 지연 인에이블 신호, 상기 입력 클럭의 듀티비 정보를 담는 복수 비트의 클럭 선택 신호 및 상기 입력 클럭의 하이 구간과 로우 구간의 길이차 정보를 담는 에지 조정 신호를 생성하는 신호 분석 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  31. 제 30 항에 있어서,
    상기 신호 분석 수단은,
    상기 복수 비트의 상기 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 인코더;
    상기 하이 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 제 1 래치;
    상기 로우 구간 신호에 응답하여 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 클럭 선택 신호를 출력하는 제 2 래치;
    상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 클럭 선택 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 논리 비교기;
    상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호 중 논리값이 더 큰 신호를 추출하는 먹스;
    상기 먹스로부터 전달되는 신호를 디코딩하여 상기 복수 비트의 지연 인에이블 신호를 출력하는 제 1 디코더;
    상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호의 논리차를 연산하여 연산 신호를 생성하는 연산기; 및
    상기 연산 신호를 디코딩하여 상기 에지 조정 신호를 생성하는 제 2 디코더;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  32. 제 30 항에 있어서,
    상기 입력 클럭을 분주하여 비교 제어 신호를 생성하고, 상기 입력 클럭의 하이 구간과 로우 구간을 판별하여 상기 하이 구간 신호 및 상기 로우 구간 신호를 생성하는 제어 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 듀티사이클 보정 회로.
  33. 제 32 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 입력 클럭을 소정 단위로 분주하여 상기 비교 제어 신호를 생성하는 비교 제어부; 및
    상기 입력 클럭의 하이 구간에 인에이블 되는 상기 하이 구간 신호와 상기 입력 클럭의 로우 구간에 인에이블 되는 상기 로우 구간 신호를 생성하는 구간 신호 생성부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  34. 제 23 항에 있어서,
    에지 조정 신호는 제 1 에지 조정 신호 및 제 2 에지 조정 신호를 포함하며,
    상기 에지 조정 수단은,
    상기 제 1 에지 조정 신호에 응답하여 상기 선택 지연 클럭의 폴링 에지를 조정하여 상기 폴링 클럭을 생성하는 제 1 에지 조정 수단; 및
    상기 제 2 에지 조정 신호에 응답하여 상기 입력 클럭의 폴링 에지를 조정하여 상기 라이징 클럭을 생성하는 제 2 에지 조정 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  35. 제 34 항에 있어서,
    상기 제 1 에지 조정 수단은,
    상기 제 1 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;
    외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;
    상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 선택 지연 클럭을 구동하는 상기 제 1 구동부;
    그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;
    상기 제 1 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및
    상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 폴링 클럭을 출력하는 상기 제 2 구동부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  36. 제 34 항에 있어서,
    상기 제 2 에지 조정 수단은,
    상기 제 2 에지 조정 신호에 응답하여 제 1 구동부를 풀업하는 제 1 풀업부;
    외부 공급전원에 응답하여 상기 제 1 구동부를 풀다운하는 제 1 풀다운부;
    상기 제 1 풀업부의 풀업 동작과 상기 제 1 풀다운부의 풀다운 동작에 응답하여 상기 입력 클럭을 구동하는 상기 제 1 구동부;
    그라운드 전원에 응답하여 제 2 구동부를 풀업하는 제 2 풀업부;
    상기 제 2 에지 조정 신호에 응답하여 상기 제 2 구동부를 풀다운하는 제 2 풀다운부; 및
    상기 제 2 풀업부의 풀업 동작과 상기 제 2 풀다운부의 풀다운 동작에 응답하여 상기 제 1 구동부의 출력 신호를 구동하여 상기 라이징 클럭을 출력하는 상기 제 2 구동부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  37. a) 입력 클럭을 소정 단위로 지연시켜 복수 개의 지연 클럭을 생성하는 단계;
    b) 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 각각 비교하여 상기 입력 클럭의 듀티비 정보를 디지털 신호인 복수 비트의 듀티 감지 신호로 변환하는 단계;
    c) 상기 입력 클럭의 듀티비 정보를 분석하여 클럭 선택 신호 및 에지 조정 신호를 생성하는 단계;
    d) 상기 클럭 선택 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 단계; 및
    e) 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 듀티비를 조정하는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  38. 제 37 항에 있어서,
    상기 b) 단계는,
    b-1) 비교 제어 신호에 응답하여 상기 입력 클럭과 상기 복수 개의 지연 클럭의 위상을 비교하여 복수 개의 위상 비교 신호를 생성하는 단계; 및
    b-2) 상기 복수 개의 위상 비교 신호를 조합하여 상기 복수 비트의 디지털 신호인 듀티 감지 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  39. 제 37 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 복수 비트의 듀티 감지 신호를 인코딩하여 복수 비트의 인코딩 신호를 생성하는 단계;
    c-2) 상기 입력 클럭의 하이 구간에 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 제 1 래치 신호를 출력하는 단계;
    c-3) 상기 입력 클럭의 로우 구간에 상기 복수 비트의 인코딩 신호를 래치하고 복수 비트의 클럭 선택 신호를 출력하는 단계;
    c-4) 상기 복수 비트의 제 1 래치 신호와 상기 복수 비트의 클럭 선택 신호의 논리값을 비교하여 논리 판별 신호를 생성하는 단계;
    c-5) 상기 논리 판별 신호에 응답하여 상기 제 1 래치 신호와 상기 클럭 선택 신호의 논리차를 연산하여 연산 신호를 생성하는 단계; 및
    c-6) 상기 연산 신호를 디코딩하여 상기 에지 조정 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  40. 제 37 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 클럭 선택 신호를 디코딩하여 선택 디코딩 신호를 생성하는 단계; 및
    d-2) 상기 선택 디코딩 신호에 응답하여 상기 복수 개의 지연 클럭 중 어느 하나를 선택하는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  41. 제 37 항에 있어서,
    상기 e) 단계는,
    e-1) 상기 에지 조정 신호에 응답하여 상기 선택된 지연 클럭과 상기 입력 클럭의 폴링 에지를 조정하여 라이징 클럭과 폴링 클럭을 생성하는 단계; 및
    e-2) 상기 라이징 클럭과 상기 폴링 클럭의 위상을 혼합하여 출력 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
KR1020070035824A 2007-04-12 2007-04-12 듀티 사이클 보정 회로 및 방법 KR100897254B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070035824A KR100897254B1 (ko) 2007-04-12 2007-04-12 듀티 사이클 보정 회로 및 방법
US11/961,931 US7576581B2 (en) 2007-04-12 2007-12-20 Circuit and method for correcting duty cycle
US12/500,007 US7782106B2 (en) 2007-04-12 2009-07-09 Circuit and method for correcting duty cycle

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070035824A KR100897254B1 (ko) 2007-04-12 2007-04-12 듀티 사이클 보정 회로 및 방법

Publications (2)

Publication Number Publication Date
KR20080092496A KR20080092496A (ko) 2008-10-16
KR100897254B1 true KR100897254B1 (ko) 2009-05-14

Family

ID=39853155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070035824A KR100897254B1 (ko) 2007-04-12 2007-04-12 듀티 사이클 보정 회로 및 방법

Country Status (2)

Country Link
US (2) US7576581B2 (ko)
KR (1) KR100897254B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945797B1 (ko) * 2008-05-30 2010-03-08 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
KR101046722B1 (ko) * 2009-07-01 2011-07-05 주식회사 하이닉스반도체 반도체 장치
US8018262B1 (en) 2010-03-22 2011-09-13 Elite Semiconductor Memory Technology Inc. Duty cycle correction circuit
KR101103070B1 (ko) * 2010-04-30 2012-01-06 주식회사 하이닉스반도체 클럭 신호 듀티 보정 회로
KR101848758B1 (ko) * 2011-12-08 2018-04-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법
US20130207702A1 (en) 2012-02-10 2013-08-15 International Business Machines Corporation Edge selection techniques for correcting clock duty cycle
KR102197943B1 (ko) * 2014-04-04 2021-01-05 삼성전자주식회사 메모리 컨트롤러와 이를 포함하는 시스템
KR20160042496A (ko) 2014-10-10 2016-04-20 삼성전자주식회사 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치
CN106301354B (zh) * 2015-05-29 2021-10-26 京微雅格（北京）科技有限公司 一种占空比校正装置及方法
US9817047B2 (en) * 2015-10-13 2017-11-14 International Business Machines Corporation Duty cycle measurement
KR102548858B1 (ko) * 2017-11-27 2023-06-28 삼성전자주식회사 듀티 사이클 보정기 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888545A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd デューティ比補正方法および装置
KR20010094529A (ko) * 2000-03-31 2001-11-01 윤종용 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR20010095537A (ko) * 2000-04-10 2001-11-07 윤종용 듀티 싸이클 보정회로 및 방법
KR20050048838A (ko) * 2003-11-20 2005-05-25 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888545A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd デューティ比補正方法および装置
KR20010094529A (ko) * 2000-03-31 2001-11-01 윤종용 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR20010095537A (ko) * 2000-04-10 2001-11-07 윤종용 듀티 싸이클 보정회로 및 방법
KR20050048838A (ko) * 2003-11-20 2005-05-25 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법

Also Published As

Publication number Publication date
US7576581B2 (en) 2009-08-18
KR20080092496A (ko) 2008-10-16
US20080252350A1 (en) 2008-10-16
US20090273382A1 (en) 2009-11-05
US7782106B2 (en) 2010-08-24

Similar Documents

Publication Publication Date Title
KR100897254B1 (ko) 듀티 사이클 보정 회로 및 방법
US7863957B2 (en) Duty cycle correction circuit and semiconductor integrated circuit apparatus including the same
US7915939B2 (en) Duty cycle correction apparatus and semiconductor integrated circuit having the same
US7881132B2 (en) Semiconductor memory device and operation method thereof
US7737746B2 (en) DLL circuit and method of controlling the same
US7755405B2 (en) DLL circuit and method of controlling the same
US8917130B2 (en) Semiconductor device including a delay locked loop circuit
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
KR101003143B1 (ko) 반도체 집적 회로
KR101062741B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US7843743B2 (en) Data output circuit for semiconductor memory apparatus
US6727738B2 (en) Configuration for generating a clock including a delay circuit and method thereof
US7561490B2 (en) Semiconductor memory device and method for driving the same
KR100845804B1 (ko) 반도체 메모리 장치의 클럭 제어 회로 및 방법
US20120081161A1 (en) Synchronization circuit
KR100762882B1 (ko) 데이터 출력 인에이블 신호 제어 회로
US9054713B2 (en) Semiconductor device generating internal clock signal having higher frequency than that of input clock signal
JP3859885B2 (ja) 半導体記憶装置
JP2000049595A (ja) Ｄｌｌ回路
KR100728906B1 (ko) 듀티 싸이클 보정장치
US9058859B2 (en) Data output circuit
KR20090088109A (ko) Ｄｌｌ 회로의 지연 라인

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 6

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 11