TWI467919B - 具有改良相位差之多相位時脈信號產生電路及其控制方法 - Google Patents

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Description

具有改良相位差之多相位時脈信號產生電路及其控制方法
本發明關於一種多相位時脈產生電路，以及其控制方法，尤指一種能夠改善相位差的多相位時脈產生電路，以及其控制方法。
隨著記憶體系統的技術持續發展，對於高速資料處理的需求即增加，並需要在半導體記憶體裝置中有高速資料傳輸速率。一種預取方式被應用到一半導體記憶體裝置之內部電路，藉以滿足由一外部電路序列輸入的該資料之高速資料傳輸速率或是高頻寬。在該預取中，該序列資料係由閂鎖電路並列化。該預取藉由使用彼此不同相位的多相位時脈信號而可在該半導體記憶體裝置中達到。
多相位時脈信號可由例如一相位鎖定迴路(PLL,“Phase Locked Loop”)電路或延遲鎖定迴路(DLL,“Delay Locked Loop”)電路所產生。但是，回授迴路電路，包括PLL及DLL，其需要大面積並消耗大量電流，因此，回授迴路電路並不適用於低功率操作電路。作為另一種選擇，相位內插器廣泛地用於基於相位差內插來產生時脈信號，其使用由一外部電路供應的兩個時脈信號。
更詳細而言，該等相位內插器產生新的時脈信號，其每一信號具有來自該外部電路之兩個輸入時脈信號之間的一中間相位。但是，隨著該時脈信號之頻率增加時，準確地定位該中間相位在該等兩個輸入時脈信號之間的中央處會更加地困難，因此而造成問題。因此，當該時脈信號的頻率增加，在該多相位之每一時脈信號中會造成一相位偏移而造成該相位中的誤差。再者，當該資料與該多相位時脈信號同步地傳送時，即會降低該資料之實際有效窗。因此，即需要一種可產生具有降低的電流消耗且不具有誤差之多相位時脈信號的電路。
此處描述一種能夠改善相位誤差的多相位時脈產生電路。
此處描述一種用於控制能夠改善相位誤差的多相位時脈產生電路之方法。
根據一種態樣，一多相位時脈信號產生電路包含組態成接收多相位時脈信號之一相位修正時脈方塊，該等信號彼此不同相位，並產生複數個內插的相位時脈信號群組，其中該等多相位時脈信號之相位被不同地控制，而一時脈控制方塊組態成藉由選擇性地使用具有複數個位元之一數位控制信號選擇性地輸出該等內插的相位時脈信號群組之一而產生輸出多時脈信號，該等位元係基於該等多相位時脈信號之相位差所產生。
根據另一種態樣，一多相位時脈信號產生電路包含組態成回應於彼此不同相位的一對時脈信號產生複數個彼此不同相位的多相位時脈信號的一相位時脈產生方塊，一相位修正方塊，其組態成藉由重複地產生每一者具有該等複數個多相位時脈信號之相鄰時脈信號之間一中間相位的內插相位時脈信號而產生複數個內插的相位時脈信號群組，及一時脈控制方塊，其組態成藉由使用具有回應於該等多相位時脈信號之相鄰時脈信號之間的一相位差所產生的複數個位元及複數個致能信號之一數位控制信號而選擇性地輸出該等內插相位時脈信號群組之一來產生輸出多時脈信號，其中該等複數個致能信號決定該等多相位時脈信號之內插的重複次數。
根據又另一種態樣，一多相位時脈信號產生電路包含一相位修正時脈控制單元，其組態成回應於多相位時脈信號之相鄰相位時脈信號之間的一相位差而產生複數個致能信號及具有複數個位元之一數位控制信號。
該等多相位時脈信號彼此不同相位，一相位修正方塊組態成當具有相鄰時脈信號之間一中間相位的該等內插的相位時脈信號被重複地產生時，回應於該等複數個致能信號，藉由控制該等多相位時脈信號的內插之重複次數而產生複數個內插的相位時脈信號群組，以及一時脈輸出單元，其組態成回應於具有該等複數個位元之數位控制信號而選擇性地輸出該等內插相位時脈信號群組之一。
根據又另一種態樣，一多相位時脈信號產生電路包含複數個相位內插方塊，其組態成產生複數個內插的相位時脈信號群組，其每一者具有多相位時脈信號之相鄰時脈信號之間一中間相位，其係配置在一多重平台上，且彼此串聯地耦合，其中該等多相位時脈信號彼此不同相位，複數個傳輸單元，其組態成自該等複數個相位內插方塊接收及傳送信號，及一相位修正方塊控制單元，其組態成產生複數個致能信號，其可控制該等複數個相位內插方塊之啟動，以及一數位控制信號，其具有複數個位元，該等位元回應於該等多相位時脈信號之相鄰時脈信號之間一相位差而控制該等複數個傳輸單元中的傳輸，其中該相位修正方塊控制單元組態成產生該等複數個致能信號，以同時起動該相位內插方塊，其係耦合至該傳輸單元來接收該數位控制信號之啟動的位元信號，以及在一預先平台中所有該等相位內插方塊，當提供具有該等位元之啟動的位元信號之數位控制信號時。
根據又另一種態樣，一種控制多相位時脈信號產生電路的方法包含以下步驟：基於彼此不同相位的多相位時脈信號之相鄰時脈信號之間的一相位差產生複數個致能信號及具有複數個位元的一數位控制信號，回應於該等複數個致能信號藉由重複地產生每一者具有該等多相位時脈信號之相鄰時脈信號之間一中間相位的內插相位時脈信號而提供複數個內插相位時脈信號群組。
該等內插的相位時脈信號群組之一係回應於具有該等複數個位元之數位控制信號而提供做為輸出多時脈信號。
這些及其它特徵、態樣及具體實施例皆在以下名為「實施方式」的章節當中說明。
根據本發明一具體實施例，當產生多相位時脈信號時，該等多相位時脈信號之產生次數係藉由基於該等時脈信號之一相位誤差提供致能信號及時脈信號所決定，其係內插在該等時脈信號之產生的決定次數當中。再者，根據本發明一具體實施例，該等相位內插信號之信號路徑可藉由基於該等時脈信號的相位誤差提供一數位控制信號而被選擇性地控制。
第一圖所示為產生8相位時脈信號之多相位時脈產生電路的結構之範例的方塊圖。必須瞭解到第一圖所示為產生8相位時脈信號之多相位時脈產生電路，本發明並不受限於產生8相位時脈信號。
請參照第一圖，根據本發明一具體實施例，該多相位時脈產生電路包括一多相位時脈產生方塊100、一相位修正方塊200及一時脈控制方塊500。
首先，多相位時脈產生方塊100回應於一對時脈信號(即互補信號)CLK及CLKb而提供複數個時脈信號「clock<0:7>」。該等複數個時脈信號「clock<0:7>」彼此不同相位。也就是說，多相位時脈產生方塊100提供八個八進制時脈信號「clock<0:7>」，其彼此不同相位，且具有對應於該對時脈信號「CLK」及「CLKb」之頻寬的八分之一的頻率。根據本發明一具體實施例，多相位時脈產生方塊100利用一通用相位內插器。例如，首先多相位時脈產生方塊100基於該對時脈信號「CLK」及「CLKb」產生具有四個不同時脈信號(即4-相位時脈信號)之正交時脈信號(未示出)。其次，在產生該正交時脈信號之後，提供八進制時脈信號，即8-相位時脈信號。但是，其必須瞭解到本發明並不限於該等相位時脈信號的數目等於八。該等相位信號可基於電路組態被修改及改變。但是，其必須注意到根據本發明一具體實施例，如上述產生的該等多相位時脈信號具有一固定相位差，及該對時脈信號CLK及CLKb之頻寬的部份頻率(1/n)。
因此，該等八進制時脈信號「clock<0:7>」之第一到第八個時脈信號彼此之間維持一相位差n/4(45°)。也就是說，根據本發明一具體實施例，該等時脈信號「clock<0:7>」被組態成分別具有相位0°、45°、90°、135°、180°、225°、270°及315°。以下該八進制時脈信號「clock<0:7>」之頻率將以1.25GHz例示，也就是說，該等八進制時脈信號「clock<0:7>」之頻率將以800ps的tCK及100ps的1UI(單位間隔，“unit interval”)來例示。
根據本發明一具體實施例，相位修正方塊200藉由在該等八進制時脈信號「clock<0:7>」當中重複地產生具有相鄰時脈信號(例如在clock<0>與clock<1>之間)之間一中間相位的內插相位時脈信號來產生複數個的一內插相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」。更詳細而言，相位修正方塊200接收該等八進制時脈信號「clock<0:7>」，並使用相位內插產生中間相位時脈信號(即該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」)。藉此，相位修正方塊200降低該等八進位時脈信號「clock<0:7>」之相位誤差。相位修正方塊200由複數個致能信號「EN<0:j>」控制來決定該內插的次數。此將在以下詳細說明。
時脈控制方塊500根據該等八進制時脈信號「clock<0:7>」產生具有複數個位元的數位控制信號「code<0:j>」及該等致能信號「EN<0:j>」，且時脈控制方塊500選擇性地輸出該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」之一來產生輸出多時脈信號「CLK<0:7>」。如第一圖所示，時脈控制方塊500可以包括一相位修正方塊控制單元300及一時脈輸出單元400。
更詳細而言，相位修正方塊控制單元300回應於該等八進制時脈信號「clock<0:7>」當中相鄰的時脈信號之間的一相位差產生該等數位控制信號「code<0:j>」，其中該等複數個位元當中僅有一個被啟動，其餘的位元則未啟動。再者，根據本發明一具體實施例，相位修正方塊控制單元300藉由提供該等複數個致能信號「EN<0:j>」到相位修正方塊200以決定相位修正方塊200之相位內插的次數。該等複數個致能信號「EN<0:j>」被選擇性地啟動，藉以對應於這些數位控制信號「code<0:j>」。根據本發明一具體實施例，時脈輸出單元400接收該等內插的相位時脈信號群組「clock<0:7>1stg」到「clock<0:7>_jstg」，而該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」當中一個係回應於具有複數個位元的數位控制信號「code<0:j>」而選出。
第二圖為示出第一圖中相位修正方塊200的結構之範例的方塊圖。
如第二圖所示，相位修正方塊200可以包括複數個相位內插方塊210到21j，該等相位內插方塊210到21j可以彼此串聯耦合。相位內插方塊210到21j之數目決定一相位誤差可被修正的程度。
這些相位內插方塊210到21j之每一者可以包括第一到第八相位內插單元u1到u8。該等第一到第八相位內插單元u1到u8之每一者使用相鄰的時脈信號產生一內插的時脈信號。為了便於例示，以下將僅說明第一相位內插方塊210。同時，為了便於例示，該等八個相位時脈信號0°、45°、90°、135°、180°、225°、270°及315°被分別指定成為第一到第八個八進位時脈信號「clock<0>」到「clock<7>」。
首先，第一相位內插方塊210回應於該第一致能信號「EN<0>」之啟動而產生一第一內插相位時脈信號群組「clock<0:7>_1stg」。第一相位內插方塊210之第一相位內插單元u1產生該等相鄰第一與第二八進位時脈信號「clock<0>」、「clock<1>」之間一相位內插時脈信號。其餘的相位內差單元在實質上以相同的方式作業，也就是第二相位內插單元u2在該等相鄰的第二與第三八進位時脈信號「clock<1>」、「clock<2>」之間產生一相位內插時脈信號。類似地，第三到第八個相位內插單元u3到u8之每一者在兩個相鄰八進位時脈信號之間產生一相位內插的時脈信號。因此，第一相位內插方塊210產生該第一內插相位時脈信號群組「clock<0:7>_1stg」，其係根據該第一到第八個八進制時脈信號「clock<0>」到「clock<7>」而內插。接著為其它相位內插方塊211到21j，其彼此串聯地耦合，其以類似的方式運作，並回應於該等致能信號「EN<1:j>」之啟動，藉由在來自該等預先平台的兩個相鄰八進制時脈信號之間產生相位內插的時脈信號而分別地產生第二到第j個內插相位時脈信號群組「clock<0:7>_2stg」到「clock<0:7>_jstg」。
基本上，因為一高頻時脈信號呈現出頻率相關性的特性，對於每一個時脈信號可以產生一時脈偏斜，因此很難在具有該時脈偏斜的多相位時脈信號中維持一固定的相位間隙。
但是，根據本發明一具體實施例，該等內插時脈信號使用相位修正方塊200基於該第一到第八個八進制時脈信號「clock<0>」到「clock<7>」的相位誤差以預定的數目產生。
當時脈信號由該相位內插方法產生時，該等時脈信號的相位即會連續地調整。也就是說，每當新的時脈信號由該相位內插方法產生時，該相位誤差即被降低到該偏斜的一半範圍。因此，該第一到第八個八進制時脈信號「clock<0>」到「clock<7>」之間的相位誤差之範圍可由在相位修正方塊200中複數個相位內插方塊來降低。
特別是，根據本發明一具體實施例，該等複數個相位內插方塊被組態成被選擇性地驅動。例如，當該第一致能信號「EN<0>」與該第二致能信號「EN<1>」被啟動時，僅有第一與第二相位內插方塊210、211被驅動。因此，當該第一與第二致能信號「EN<0>」與「EN<1>」被啟動時，相位修正方塊200產生第一與第二內插相位時脈信號群組「clock<0:7>_1stg>」與「clock<0:7>_2stg>」。在此例中，第二內插相位時脈信號群組「clock<0:7>_2stg>」之相位誤差小於第一內插相位時脈信號群組「clock<0:7>_1stg」之相位誤差。
也就是說，每當該等時脈信號通過該等相位內插方塊210到21j時即可降低該相位誤差範圍。再者，被驅動的相位內插方塊210到21j之數目可以基於第一到第八個八進制時脈信號「clock<0>」到「clock<7>」之相位誤差來調整。因此，根據本發明一具體實施例，相位內插方塊210到21j根據該等時脈信號之相位誤差被選擇性地驅動，因此可以降低電流消耗。
在此，相位修正方塊200並未產生該等相位時脈信號，但相位修正方塊200內插該等時脈信號之相位。也就是說，相位修正方塊200組態成產生具有該等相鄰時脈信號之間一中間相位的該等時脈信號。
第三圖為第一圖所示之相位修正方塊控制單元300的結構之範例的方塊圖。
請參照第三圖，相位修正方塊控制單元300可以包括一相位偵測單元320及一碼產生單元340。
相位偵測單元320組態成偵測該等複數個八進制時脈信號「clock<0:7>」之相鄰時脈信號之間的一相位差，藉以產生一偵測信號「det」。相位偵測單元320可以例如藉由一通用相位比較器與一相位偵測器來實施。因此，相位偵測單元320可以包括組態成偵測相鄰時脈信號之間一相位差的複數個相位比較器(未示出)。該相位比較器之運作如本技藝專業人士所熟知，因此不會詳細說明。在相位偵測單元320中每一個相位比較器(未示出)偵測該等相鄰時脈信號之間的相位差，並輸出一高階或低階的類比電壓信號成為該偵測信號「det」。例如，複數個正反器可被提供來比較該第一八進制時脈信號「clock<0>」之相位與該第二八進制時脈信號「clock<1>」之相位，比較該第三八進制時脈信號「clock<2>」之相位與該第四八進制時脈信號「clock<3>」之相位，比較該第五八進制時脈信號「clock<4>」之相位與該第六八進制時脈信號「clock<5>」之相位，及比較該第七八進制時脈信號「clock<6>」之相位與該第八八進制時脈信號「clock<7>」之相位。在此例中，該第一八進制時脈信號「clock<0>」之上升邊緣可於該第二八進制時脈信號「clock<1>」之上升邊緣處偵測到，而該第三八進制時脈信號「clock<2>」之上升邊緣可於該第四八進制時脈信號「clock<3>」之上升邊緣處偵測到。
碼產生單元340接收由相位偵測單元320輸出的偵測信號「det」，並輸出該等複數個數位控制信號「code<0:j>」及該等複數個致能信號「EN<0:j>」。例如，碼產生單元340可為一解多工器(DeMux)，用於使用一輸入信號輸出複數個輸出信號。碼產生單元340可以提供該等數位控制信號「code<0:j>」，其中僅有一個位元被啟動，根據該偵測信號「det」之高階的數目，亦可提供該等致能信號「EN<0:j>」以這種方式預設，使得該等致能信號「EN<0:j>」對應於僅有一個位元被啟動之數位控制信號「code<0:j>」。
更詳細而言，當該等八進制時脈信號「clock<0:7>」之相位差不能夠維持在一固定數值時，由於跳動或偏斜，在該等時脈信號之間的相互相位關係中會有一誤差。當該等八進制時脈信號「clock<0:7>」之相位差被維持在一固定數值時，該偵測信號「det」可被設定為例如「LLLH」。但是，其可產生「LLHH」的一偵測信號「det」，其由於該等八進制時脈信號「clock<0:7>」之間的相位誤差而與該預設值「LLLH」有所不同。
在此例中，因為該相位修正必須被執行，碼產生單元340提供四個位元的該等數位控制信號「code<0:j>」，即「LHLL」信號，其係假設其提供一四位元信號。再者，該等致能信號「EN<0:j>」之第一到第三致能信號「EN<0:2>」可在一高階被啟動，且第四致能信號「EN<4>」可在一低階被停用。
換言之，該偵測信號「det」，其在高階的數目中增加，其係根據該等八進制時脈信號「clock<0:7>」之間的相位誤差來提供，然後如第二圖所示的相位內插方塊被更加地驅動來修正該相位誤差。因此，碼產生單元340計數該偵測信號「det」之高階位元的數目，然後輸出該等數位控制信號「code<0:j>」，其中該等複數個位元之一在一高階中被啟動。
此時，碼產生單元340根據該偵測信號「det」之高階的數目提供該等數位控制信號「code<0:j>」，其方式使得一啟動到高階的位元被移動到一上方位元位準。例如，假設碼產生單元340提供「HLLL」之數位控制信號「code<0:j>」，且當該偵測信號「det」為「LLLH」時「HLLL」之該等致能信號「EN<0:j>」，「LLHL」之數位控制信號「code<0:j>」及「HHHL」之該等致能信號「EN<0:j>」於當該偵測信號「det」被改變成「LHHH」時被提供。
該偵測信號「det」與該等致能信號「EN<0:j>」之間的關係將參照第二圖詳細說明。當該偵測信號「det」基於該等八進制時脈信號「clock<0:7>」之間的一相位誤差而為「LHHH」時，相位修正方塊200接收「HHHL」的該等致能信號「EN<0:j>」，並驅動該等第一到第三相位內插方塊(210、211、...)，藉以進行三次的相位內插。也就是說，該等八進制時脈信號「clock<0:7>」之相位誤差愈大，由該等致能信號「EN<0:j>」相位內插的次數增加愈多。
第四圖為第一圖中時脈輸出單元400的結構之範例的方塊圖。
請參照第四圖，時脈輸出單元400可以包括第一到第j個傳輸單元410到41j，其每一者回應於該等數位控制信號「code<0:j>」之一個位元而被控制，且每一者分別接收該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」之相對應的一個。
因此，雖然時脈輸出單元400由第二圖所示之相位修正方塊200接收該等複數個內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」，該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」中僅有一個可由該等傳輸單元410到41j之一所輸出，其係回應於該等數位控制信號「code<0:j>」之一個啟動的位元而被控制。
現在將總結該等數位控制信號「code<0:j>」及該等致能信號「EN<0:j>」之間的關係。該等複數個數位控制信號「code<0:j>」，其中基於該相位誤差僅有一個位元被啟動，其係由相位修正方塊控制單元300來提供，且該等致能信號「EN<0:j>」由相位修正方塊控制單元300提供來啟動所有的相位內插方塊，其包括連接至傳輸單元410到41j之兩個該等方塊，藉以接收該相對應啟動位元，且該等方塊位在該等預先平台。
如上所述，根據本發明一具體實施例，提供該等致能信號「EN<0:j>」，其基於該八進制時脈信號「clock<0:7>」之相位誤差而決定該相位內插間距之數目。因此，該等內插的相位時脈信號群組「clock<0:7>_1stg」到「clock<0:7>_jstg」，其係相位內插在該等相位內插間距之決定的數目當中，其係回應於該等數位控制信號「code<0:j>」做為該等輸出多時脈信號「CLK<0:7>」來選擇性地輸出。
第五圖為一電壓波形，其例示第二圖中時脈信號之間的關係。
請參照第五圖，該相位內插因為存在一大相位誤差而執行四次。所示為由相位內插方塊210到21j所輸出的該等時脈信號。
如第五圖所示，相位誤差(及)係在由第二圖中第一相位內插方塊210所輸出的第一內插相位時脈信號群組「clock<0:7>_1stg」當中產生。也就是說，第一內插相位時脈信號群組「clock<0:7>_1stg」當中該等相位誤差(及)並不具有一固定誤差，因為比要寬。
相位誤差(及)係在由第二圖中第二相位內插方塊211所輸出的第二內插相位時脈信號群組「clock<0:7>_2stg」當中產生。也就是說，第二內插相位時脈信號群組「clock<0:7>_2stg」當中該等相位誤差(及)並不具有一固定誤差，因為比要寬。
類似地，相位誤差及係在由第三相位內插方塊所輸出的第三內插相位時脈信號群組「clock<0:7>_3stg」當中產生。也就是說，第三內插相位時脈信號群組「clock<0:7>_3stg」當中的相位誤差及並不具有一固定誤差，因為比要寬。但是，如第五圖所示，因為該相位內插的次數增加(即相位內插平台的數目)，該相位誤差的量即會降低。
該第四內插相位時脈信號群組「clock<0:7>_4stg」具有一固定相位差，因為顯示為相等，因此該第四內插相位時脈信號群組「clock<0:7>_4stg」被選擇成為該等最終輸出時脈信號。
如上可看出，當產生該等多相位時脈信號時，該等致能信號基於該等時脈信號之相位誤差而產生，時脈產生間距或平台之數目在該等多相位時脈信號中決定，然後該等內插的相位時脈信號在所決定的時脈產生間距的數目內被提供，並修正該相位誤差。再者，因為該等相位內插方塊基於該等時脈信號之相位誤差而由該數位控制信號選擇性地驅動，電流消耗即可降低。
該等時脈信號之相位誤差量可由產生該等修正的多相位時脈信號來修正，其具有該等輸入時脈信號之間一中間相位，並使用該等輸入時脈信號之間的相位誤差資訊，如上所述。再者，該資料品質及傳輸速率藉由使用本發明之修正的多相位時脈信號而改善。
於上述已經說明某些具體實施例之後，將可瞭解到所述的該等具體實施例僅做為範例。因此，此處所述的系統及方法並不受限於所述的該等具體實施例。而是此處所述的該等系統及方法必須僅受限於配合以上說明及附屬圖面所依據的下列該等申請專利範圍。
100．．．多相位時脈產生方塊
200．．．相位修正方塊
210-21j．．．相位內插方塊
300．．．相位修正方塊控制單元
320．．．相位偵測單元
340．．．碼產生單元
400．．．時脈輸出單元
410-41j．．．傳輸單元
500．．．時脈控制方塊
第一圖為顯示根據本發明一具體實施例的一多相位時脈產生電路的範例性結構之方塊圖。
第二圖為顯示第一圖所示之一相位修正方塊的範例性結構之方塊圖。
第三圖為顯示第一圖所示之一相位修正方塊控制單元的範例性結構之方塊圖。
第四圖為顯示第一圖所示之一時脈輸出單元的範例性結構之方塊圖。
第五圖為一電壓波形，其例示如第二圖所示之該等時脈信號之間的關係。
100．．．多相位時脈產生方塊
200．．．相位修正方塊
300．．．相位修正方塊控制單元
400．．．時脈輸出單元
500．．．時脈控制方塊

Claims (15)

  1. 一種多相位時脈信號產生電路，其包含：一相位修正方塊，其組態成接收多相位時脈信號，該等多相位時脈信號彼此不同相位，並產生複數個內插的相位時脈信號群組，其中該等多相位時脈信號之相位被不同地控制；及一時脈控制方塊，其組態成使用具有複數個位元之一數位控制信號藉由選擇性地輸出該等內插相位時脈信號群組之一而產生輸出多時脈信號，該等位元係根據該等多相位時脈信號之相位差而產生，其中該相位修正方塊包含複數個相位內插方塊，其每一者產生具有相鄰時脈信號之間一中間相位輸入其中的信號。
  2. 如申請專利範圍第1項之多相位時脈信號產生電路，其中該時脈控制方塊包含：一相位偵測單元，其組態成偵測該等多相位時脈信號當中相鄰時脈信號之間的一相位差，並產生一偵測信號；及一碼產生單元，其組態成回應於該偵測信號產生具有該等複數個位元之數位控制信號。
  3. 一種多相位時脈信號產生電路，其包含：一相位時脈產生方塊，其組態成回應於彼此不同相位的一對時脈信號產生複數個多相位時脈信號，其中該等複數個多相位信號之多相位信號彼此不同相位；一相位修正方塊，其組態成藉由產生內插的相位時脈信號而產生複數個內插的相位時脈信號群組，其每一者具有該 等複數個多相位時脈信號之相鄰時脈信號之間一中間相位；及一時脈控制方塊，其組態成根據具有複數個位元的一數位控制信號選擇性地輸出該等內插相位時脈信號群組之一而產生輸出多時脈信號，並組態成回應於該等多相位時脈信號當中相鄰時脈信號之間一相位差而產生複數個致能信號，其中該等多相位時脈信號之內插次數係根據該等複數個致能信號所決定，其中該相位修正方塊包含複數個相位內插單元，其每一者接收該等複數個多相位時脈信號當中的相鄰信號，並產生具有該等相鄰時脈信號之間一中間相位的信號。
  4. 如申請專利範圍第3項之多相位時脈信號產生電路，其中該時脈控制方塊包含：一相位修正方塊控制單元，其組態成根據該等多相位時脈信號之間的相位差產生該等致能信號及具有該等複數個位元之數位控制信號；及一時脈輸出單元，其組態成根據具有該等複數個位元的數位控制信號選擇性地輸出該等內插相位時脈信號群組之一。
  5. 如申請專利範圍第4項之多相位時脈信號產生電路，其中該相位修正方塊控制單元包含：一相位偵測單元，其組態成偵測該等複數個多相位信號當中相鄰時脈信號之間的一相位差，並產生一偵測信號；及一碼產生單元，其組態成回應於該偵測信號產生該等致 能信號及具有該等複數個位元之數位控制信號。
  6. 如申請專利範圍第4項之多相位時脈信號產生電路，其中該時脈輸出單元包含複數個傳輸單元，其每一者由該數位控制信號之該等位元個別地驅動。
  7. 一種多相位時脈信號產生電路，其包含：一相位修正方塊控制單元，其組態成回應於複數個多相位時脈信號當中相鄰相位時脈信號之間一相位差產生複數個致能信號及具有複數個位元之一數位控制信號，其中該等複數個多相位時脈信號當中的該等多相位時脈信號彼此不同相位；一相位修正方塊，其組態成當具有該等複數個多相位時脈信號當中相鄰時脈信號之間一中間相位的該等內插的相位時脈信號被重複地產生時，回應於該等複數個致能信號藉由控制該等多相位時脈信號之內插次數而產生複數個內插相位時脈信號群組；及一時脈輸出單元，其組態成根據具有該等複數個位元的數位控制信號選擇性地輸出該等內插相位時脈信號群組之一。
  8. 如申請專利範圍第7項之多相位時脈信號產生電路，其中該相位修正方塊控制單元包含：一相位偵測單元，其組態成偵測該等複數個多相位時脈信號當中該等相鄰時脈信號之間的一相位差，並產生一偵測信號；及一碼產生單元，其組態成根據該偵測信號產生該等致 能信號及具有該等複數個位元之數位控制信號。
  9. 如申請專利範圍第7項之多相位時脈信號產生電路，其中該相位修正方塊包含複數個相位內插單元，其每一者產生具有相鄰時脈信號之間該中間相位的信號。
  10. 如申請專利範圍第7項之多相位時脈信號產生電路，其中該時脈輸出單元包含複數個傳輸單元，其每一者由該數位控制信號之該等位元個別地驅動。
  11. 一種多相位時脈信號產生電路，其包含：複數個相位內插方塊，其組態成產生複數個內插相位時脈信號群組，其每一者具有多相位時脈信號之相鄰時脈信號之間一中間相位，該等複數個相位內插方塊係組態在多個平台中，該等平台係彼此串聯耦合，其中該等多相位時脈信號彼此不同相位；複數個傳輸單元，其組態成自該等複數個相位內插方塊接收及傳送信號；及一相位修正方塊控制單元，其組態成產生複數個致能信號，用於控制該等複數個相位內插方塊的啟動，及具有複數個位元的一數位控制信號，用於回應於該等多相位時脈信號之相鄰時脈信號之間的相位差來控制該等複數個傳輸單元當中的傳輸，其中該相位修正方塊控制單元係組態成產生該等複數致能信號，以同時啟動耦合至該傳輸單元的該相位內插方塊，以接收該數位控制信號的一啟動位元信號，並在當提供具有該等複數個位元的該啟動的位元信號之數位控制信 號時啟動在一預平台中每一個相位內插方塊。
  12. 如申請專利範圍第11項之多相位時脈信號產生電路，其中該相位修正方塊控制單元包含：一相位偵測單元，其組態成偵測該等相鄰時脈信號之間一相位差，並產生一偵測信號；及一碼產生單元，其組態成回應於該偵測信號產生該等致能信號及具有該等複數個位元之數位控制信號。
  13. 一種用於控制一多相位時脈信號產生電路之方法，其包含：根據複數個多相位時脈信號當中相鄰時脈信號之間一相位差產生複數個致能信號及具有複數個位元的一數位控制信號，該等多相位時脈信號彼此不同相位；回應於該等複數個致能信號，藉由重複地產生內插相位時脈信號(其每一者具有該等多相位時脈信號之相鄰時脈信號之間一中間相位)來提供複數個內插相位時脈信號群組；及回應於具有該等複數個位元之數位控制信號而提供該等複數個內插相位時脈信號群組之一以做為輸出多時脈信號。
  14. 如申請專利範圍第13項之方法，其中該等複數個致能信號與該數位控制信號的產生包含：藉由偵測該等多相位時脈信號之相鄰時脈信號之間一相位差而產生一偵測信號；及回應於該偵測信號產生具有該等複數個位元的該數位控制信號及該等複數個致能信號。
  15. 如申請專利範圍第13項之方法，其中該等輸出多時脈信號之提供包含藉由提供其一個位元被啟動的該數位控制信號而選擇性地輸出該等內插相位時脈信號群組之一。
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