TWI513193B - 相位偏移抵消電路及相關的時脈產生器 - Google Patents

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TWI513193B TW101144920A TW101144920A TWI513193B TW I513193 B TWI513193 B TW I513193B TW 101144920 A TW101144920 A TW 101144920A TW 101144920 A TW101144920 A TW 101144920A TW I513193 B TWI513193 B TW I513193B
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/20—Two-port phase shifters providing an adjustable phase shift

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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

相位偏移抵消電路及相關的時脈產生器
本發明係有關於一種相位偏移抵消電路與相關的時脈產生器，且特別係關於一種可依據相位偏移的輸入時脈提供準確正交時脈的相位偏移抵消電路與相關的時脈產生器。
提供正確、具有良好相位關係的時脈，是使各種時序電路正確運作的必備條件之一。舉例而言，用以處理訊號輸出入的介面電路，便是現代積體電路中最重要的時序電路之一。舉例而言，若一晶片欲接收外界的串列訊號，該晶片的介面電路中便會設有時脈/資料回復(CDR，Clock Data Recovery)電路，用以從串列訊號中取還內嵌的時脈，並正確地取樣得知串列訊號中串接的各筆位元資料。請參考第1圖，其所繪示的即是以一種半速取樣(half-rate sampling)技術進行時脈/資料回復的示意圖。
如第1圖所示，半速取樣技術使用四個頻率(週期)相同、相位正交(相差90度)的時脈CK0、CK90、CK180與CK270來鎖定一串列訊號Din。串列訊號Din中有多筆串接的資料，如資料D1與D2等，各筆資料延續的時間長度為UI。四時脈CK0至CK270的週期T則為長度UI的兩倍，即T=2*UI。因此，若時脈CK90與CK270的邊緣(如升緣)能被調整至各筆資料銜接之處，則時脈CK0與CK180 的邊緣(如升緣)便會位於各筆資料的中間，能用以對各筆資料進行較佳的取樣，以便得知各筆資料的數位內容。
由第1圖可知，提供高品質、相位精確的相位正交時脈是半速取樣技術的重要關鍵之一；時脈CK0、CK90、CK180與CK270間的相位差應該趨近或等於90度，才能成功地進行時脈/資料回復。若時脈CK0、CK90、CK180與CK270彼此間的相位差偏離理想的90度，便會影響時脈/資料回復的正確性。
請參考第2圖，其所示意的是一習知的時脈產生技術，用以提供時脈PI0、PQ0、PI180與PQ180，以分別作為第1圖中的時脈CK0、CK90、CK180與CK270。第2圖習知技術使用兩個相位內插器10a與10b，各相位內插器具有四個時脈輸入端in0、in90、in180與in270，並有一權重輸入端code_in；相位內插器由權重輸入端code_in接收一可變的權重a0，並依據權重a0而在各時脈輸入端in0至in270所接收的諸時脈之間進行相位內插，以產生兩互為反相的輸出時脈。相位內插器10a的輸入端in0、in90、in180與in270分別耦接四個輸入時脈S0、S90、S180與S270，以產生互為反相(相位差180度)的兩輸出時脈PI0與PI180，使時脈PI0的相位可表示為(a0*PH0+(1-a0)*PH90)；其中，相位PH0與PH90為時脈S0與S90的相位，權重a0則在0與1之間。另一方面，相位內插器10b的輸入端in0、in90、in180與in270分別耦接輸入時脈S270、S0、S90與S180，以產生互為反相的兩輸出時脈PQ0與PQ180，使時脈PQ0的相位可表示為(a0*PH90 +(1-a0)*PH180)；其中，相位PH180為時脈S180的相位。
在第2圖習知技術中，時脈S0與S90間的理想相位差(PH90-PH0)為90度，時脈S90與S180的理想相位差(PH180-PH90)亦為90度；在此理想情形下，時脈PI0與PQ0間的相位差可計算為：{a0*PH90+(1-a0)*PH180}-{a0*PH0+(1-a0)*PH90}=a0*(PH90-PH0)+(1-a0)*(PH180-PH90)=90。亦即，若輸入的時脈S0、S90與S180間的相位差為90度，時脈PI0與PQ0間的相位差也會是90度；調整權重a0之值使時脈PI0與PQ0鎖定串列訊號中各筆資料的銜接處，便能以時脈PI0、PQ0、PI180與PQ180達成時脈/資料回復的目的。
不過，由於時脈S0至S270是由時脈樹(clock tree)傳輸至相位內插器，有許多非理想因素(如雜訊，時脈傳輸路徑與相關元件的不匹配等等)會影響時脈S0至S270間的相位差；雖然時脈S0與S180之間可運用交互耦合對(cross-couple pair)的技術使兩者維持180度的反相，但時脈S0與S90間的相位差(PH90-PH0)會偏離理想的90度，可表示為：(PH90-PH0)=(90+PHoff)；其中，PHoff即代表相位偏移(phase offset)。連帶地，時脈S90與S180間的相位差則為：(PH180-PH90)=(90-PHoff)。經由相位內插後，時脈PI0與PQ0間的相位差也會偏離90度，其偏離的程度會與相位偏移PHoff呈正比。因為時脈PI0與PQ0間的相位差偏離正交的90度，習知技術也就無法正確地進行時脈/資料回復。
為克服習知技術的缺點，提供相位差精準的時脈，本發明的實施例之一係提供一種相位偏移抵消電路，以依據一第一輸入時脈、一第二輸入時脈、一第三輸入時脈與一第四輸入時脈而提供一第一修正時脈、一第二修正時脈、一第三修正時脈與一第四修正時脈。一實施例中，第一輸入時脈與第三輸入時脈互為反相，第二輸入時脈的相位介於第一輸入訊號的相位與第三輸入訊號的相位之間。第三修正時脈反相於第一修正時脈，第四修正時脈則與第二修正時脈互為反相。
本發明相位偏移抵消電路中包括有一第一修正用相位內插器與一第二修正用相位內插器。第一修正用相位內插器耦接第一輸入時脈與第二輸入時脈，於第一輸入時脈與第二輸入時脈間進行均等的相位內插以產生第一修正時脈與第三修正時脈；第二修正用相位內插器耦接第二輸入時脈與第三輸入時脈，於第二輸入時脈與第三輸入時脈間進行均等的相位內插以產生第二修正時脈與第四修正時脈。
舉例而言，若第一輸入時脈與第二輸入時脈間的相位差(PH90-PH0)偏離90度而可表示為(PH90-PH0)=(90+PHoff)，則第二輸入時脈與第三輸入時脈間的相位差(PH180-PH90)亦偏離90度而可表示為(PH180-PH90)=(90-PHoff)；因為均等的相位內插，第一修正時脈的相位可計算為(90-PHoff)/2=(45+PHoff/2)，類似地，因為均等的相位內插，第二修正時脈的相位可計 算為(180+(90+PHoff))/2=(135+PHoff/2)。如此，第一修正時脈與第二修正時脈間的相位差就會趨近90度，因為第一修正時脈與第二修正時脈間的相位差可計算為：((135+PHoff/2)-(45+PHoff/2))=90。換言之，雖然第一輸入時脈與第二輸入時脈間的相位差偏離理想的90度，但本發明相位偏移抵消電路仍可產生正交的第一修正時脈與第二修正時脈。
本發明的實施例之一係提供一種時脈產生器，依據第一輸入時脈、第二輸入時脈、第三輸入時脈、第四輸入時脈與一可變權重以提供第一輸出時脈、第二輸出時脈、第三輸出時脈與第四輸出時脈。此時脈產生器包括一第一修正用相位內插器、一第二修正用相位內插器、一第一可調相位內插器與一第二可調相位內插器。第一修正用相位內插器耦接第一輸入時脈與第二輸入時脈，依據一預設權重而於第一輸入時脈與第二輸入時脈間進行相位內插(例如均等的相位內插)，以產生第一修正時脈與反相的第三修正時脈。第二修正用相位內插器耦接第二輸入時脈與第三輸入時脈，依據預設權重而於第二輸入時脈與第三輸入時脈間進行相位內插(例如均等的相位內插)，以產生第二修正時脈與反相的第四修正時脈。
第一可調相位內插器耦接第一修正時脈與第二修正時脈，依據可變權重而於第一修正時脈與第二修正時脈間進行相位內插，以產生第一輸出時脈與反相的第三輸出時脈。第二可調相位內插器耦接第二修正時脈與第三修正時脈，依據可變權重而於第二修正時脈與第三修正時脈間進 行相位內插，以產生第二輸出時脈與反相的第四輸出時脈。由於第一至第四修正時脈可以抵消第一至第四輸入時脈中偏離正交的相位偏移，第一至第四輸出時脈也就會是高精確度的正交時脈，可應用於高正確性的時脈/資料回復及/或其他種類需要精確相位時脈的應用。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參考第3圖，其所示意的是依據本發明一實施例的時脈產生器20，其可依據四個同頻時脈(亦即輸入時脈)S0、S90、S180、S270與一可調權重a1而提供四個同頻輸時脈I0、Q0、I180與Q180作為輸出時脈，使各輸出時脈I0、Q0、I180、Q180與各輸入時脈S0至S270間的相位差受控於權重a1，而時脈I0、Q0、I180與Q180間彼此之間則維持固定的相位差。
時脈產生器20設有四個相位內插器12a、12b、14a與14d。相位內插器12a與12b為修正用相位內插器，形成一相位偏移抵消電路16；相位內插器12a與12b兩者的架構可以是相同的，均設有時脈輸入端p0、p90、p180與p270，亦可設有一權重輸入端w_in，接收一權重w0。相位內插器12a的輸入端p0、p90、p180與p270分別耦接時脈S0、S90、S180與S270，相位內插器12b的輸入端p0、p90、p180與p270則分別耦接時脈S270、S0、S90與S180。相位內插器12a依據權重w0而在時脈S0至S270 間進行相位內插，以產生兩時脈MI0與時脈MI180作為兩修正時脈。一實施例中，相位內插器12a係在時脈S0與S90間進行均等的相位內插，並據以產生時脈MI0；亦即，權重w0可以是一數值固定為1/2的預設權重，使時脈MI0的相位可以是時脈S0與S90兩者的相位的平均。時脈MI180則可以是時脈MI0的反相時脈。
相位內插器12b亦依據權重w0而在時脈S0至S270間進行相位內插，以產生兩時脈MQ0與時脈MQ180作為兩修正時脈。一實施例中，相位內插器12b係在時脈S90與S180間進行均等的相位內插，並據以產生時脈MQ0；亦即，時脈MQ0的相位可以是時脈S90與S180兩者的相位的平均。時脈MQ180則可以是時脈MQ0的反相。
相位內插器14a與14b為可調相位內插器，兩者的架構可以是相同的，均設有時脈輸入端in0、in90、in180與in270，亦設有一權重輸入端code_in，接收權重a1。相位內插器14a的輸入端in0、in90、in180與in270分別耦接時脈MI0、MQ0、MI180與MQ180，相位內插器12b的輸入端in0、in90、in180與in270則分別耦接時脈MQ180、MI0、MQ0與MI180。相位內插器14a依據權重a1而在時脈MI0、MQ0、MI180與MQ180間進行相位內插，以產生時脈I0與時脈I180。舉例而言，時脈I0的相位可以介於時脈MI0與MQ0之間，並受控於可調權重a1；當權重a1接近0時，時脈I0的相位接近時脈MI0的相位，當權重a1接近1時，時脈I0的相位則接近時脈MQ0的相位。時脈I180可以是時脈I0的反相時脈。
一實施例中，權重a1可以被編碼為一6位元數；當其值為二進位的000000時，時脈I0的相位與時脈MI0的相位相同。隨著權重a1增加，時脈I0的相位也會朝向時脈MQ0的相位趨近。當權重a1為二進位的001000時，相位內插器14a在時脈I0與Q0間進行均等的相位內插，而時脈I0的相位便會是時脈MI0與MQ0兩者的相位的平均。當權重a1為二進位的010000時，時脈I0的相位則與時脈MQ0的相位相同。
類似於相位內插器14a，相位內插器14b依據權重a1而在時脈MI0、MQ0、MI180與MQ180間進行相位內插，以產生時脈Q0與時脈Q180；時脈Q180可以是時脈Q0的反相時脈。舉例而言，時脈I0的相位可以介於時脈MQ0與MI180之間，並受控於可調權重a1；當權重a1接近0時，時脈I0的相位接近時脈MQ0的相位，當權重a1接近1時，時脈I0的相位則接近時脈MI180的相位。時脈I180可以是時脈I0的反相時脈。
時脈產生器20的目的之一是在時脈I0、Q0、I180與Q180彼此間維持精確的相位正交，以運用於需要精確正交時脈的應用，例如第1圖中基於半速取樣的時脈/資料回復。然而，若時脈S0至S270並非理想的正交時脈而有相位偏移，就無法直接於非正交時脈S0至S270之間內插出正交的時脈I0、Q0、I180與Q180。
在第3圖中，相位偏移抵消電路16的兩相位內插器12a與12b即可用以抵消時脈S0至S270間的相位偏移，使時脈MI0、MQ0、MI180與MQ180可以成為高精確度的正 交時脈，也就是使時脈MQ0與MI0間的相位差等於或非常趨近於90度。如此，相位內插器14a與14b於時脈MI0、MQ0、MI180與MQ180間進行內插所得的時脈I0、Q0、I180與Q180也就會是高精確的正交時脈。請參考第4圖與第5圖；第4圖與第5圖分別以相關時脈的相位與時序說明本發明進行相位偏移抵消的運作原理。
如第4圖與第5圖所示，時脈S90與S0之間偏離理想的90度正交相位而有一額外的相位偏移PHoff，時脈S180與S0間則維持180度的反相。由於相位內插器12a是在時脈S0與S90間進行均等相位內插而產生時脈MI0，故時脈MI0與時脈S0間的相位差A1會等於時脈S90與MI0間的相位差A2。亦即，時脈MI0的相位就像是時脈S0與S90間的角平分線，如第4圖所示。同理，因為相位內插器12b會在時脈S90與S180間進行均等相位內插而產生時脈MQ0，故時脈MQ0與時脈S90間的相位差B1會等於時脈S180與時脈MQ0間的相位差B2；亦即，時脈MQ0的相位就像是時脈S90與S180間的角平分線。由於時脈S0與S180可維持180度相位差，故時脈MI0與MQ0間會維持90度相位差(等效於第4圖中的90度夾角)，不受相位偏移PHoff的影響。亦即，因為相位差(A1+A2+B1+B2)=180且A1=A2、B1=B2，故(A2+B1)=90，也就是在時脈MI0與MQ0間維持90度的正交相位，不論相位偏移PHoff的數值為何。
簡言之，本發明係先以相位內插器12a與12b於非正交時脈S0至S270間進行均等相位內插而產生出正交時脈 MI0、MQ0、MI180與MQ180，然後便可利用相位內插器14a與14b在時脈MI0、MQ0、MI180與MQ180間進行可變權重的相位內插，以產生相位可調整的正交時脈I0、Q0、I180與Q180。時脈I0、Q0、I180與Q180可運用於需要可調正交時脈的應用，例如說是在第1圖的時脈/資料回復技術中作為時脈CK0、CK90、CK180與CK270。
由於相位內插器12a與12b僅需固定進行均等權重的相位內插，故相位內插器12a與12b的結構可以進一步精簡。舉例而言，完整可調的相位內插器，像是相位內插器14a或14b，會需要一解碼器來解碼二進位的可變權重a1。相較之下，相位內插器12a與12b中便不需解碼器，因其權重w0已是預設的固定值(等效於1/2)。權重w0也可以內建於相位內插器12a與12b中，故相位內插器12a與12b也可以不設置輸入端w_in。
再者，因為相位內插器12a與12b係進行均等權重的相位內插，故相位內插器12a與12b可減抑相位內插非線性的影響。相位內插的非線性係指：在不同權重下，相同權重變化所引起的相位改變會有所出入。亦即，當權重為w時，假設權重變化dw會使內插所得的相位有dPH的相位改變，則非線性會使dPH/dw之值隨權重w的改變而改變。當權重w接近0或接近1時，非線性的影響較為嚴重；當權重w為均等(1/2)時，非線性的影響就會變得微小。由於相位內插器12a與12b進行的是均等權重的相位內插，也就不會受到非線性的影響。另外，為克服非線性的影響，完整可調的相位內插器中需設置某些補償修正電 路；相較之下，相位內插器12a與12b便不需相關的機制來修正非線性，使相位內插器12a與12b的架構亦可因此而簡化。
總結來說，相較於習知技術，本發明提供了一強健(robust)的正交時脈解決方案，能藉由非正交(有相位偏移)的輸入時脈產生精確正交的修正時脈與輸出時脈。由於本發明係基於相位內插，故可廣泛運用於各種頻率的應用；舉例而言，在高速的時脈/資料回復應用中原本就會搭配高速的可調相位內插器以調整正交時脈的相位，因此，設置高速的修正用相位內插器也是簡易可行的。輸入時脈的相位偏移會受訊號傳輸距離、製程、供應電壓與溫度等非理想因素影響；相反地，經由本發明產生出的正交時脈就不會敏感於這些非理想因素。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10a-10b、12a-12b、14a-14b‧‧‧相位內插器
16‧‧‧相位偏移修正電路
20‧‧‧時脈產生器
in0-in270、p0-p270、code_in、w_in‧‧‧輸入端
Din‧‧‧串列訊號
D1-D2‧‧‧資料
CK0-CK270、S0-S270、PI0-PI180、PQ0-PQ180、MI0-MI180、MQ0-MQ180、I0-I180、Q0-Q180‧‧‧時脈
UI‧‧‧長度
T‧‧‧週期
a0、w0、a1‧‧‧權重
PHoff‧‧‧相位偏移
A1-A2、B1-B2‧‧‧相位差
第1圖示意的是時脈/資料回復技術的一實施例。
第2圖示意的是習知的正交時脈技術。
第3圖示意的是依據本發明一實施例的時脈產生器與相位偏移抵消電路。
第4圖示意的是第3圖中相關時脈的相位。
第5圖示意的是第3圖中相關時脈的波形時序。
12a-12b、14a-14b‧‧‧相位內插器
16‧‧‧相位偏移修正電路
20‧‧‧時脈產生器
in0-in270、p0-p270、code_in、w_in‧‧‧輸入端
S0-S270、MI0-MI180、MQ0-MQ180、I0-I180、Q0-Q180‧‧‧時脈
w0、a1‧‧‧權重

Claims (9)

  1. 一種相位偏移抵消電路，依據一第一輸入時脈、一第二輸入時脈與一第三輸入時脈而提供一第一修正時脈與一第二修正時脈；該相位偏移抵消電路包含：一第一修正用相位內插器，耦接該第一輸入時脈與該第二輸入時脈，依據一數值固定為常數的預設權重在該第一輸入時脈與該第二輸入時脈間進行均等的相位內插以產生該第一修正時脈；以及一第二修正用相位內插器，耦接該第二輸入時脈與該第三輸入時脈，依據該數值固定為常數的預設權重在該第二輸入時脈與該第三輸入時脈間進行均等的相位內插以產生該第二修正時脈；其中，該第一輸入時脈與該第三輸入時脈係互為反相。
  2. 如申請專利範圍第1項所述的相位偏移抵消電路，其中，該第二輸入時脈的相位係介於與該第一輸入時脈的相位與該第三輸入時脈的相位之間。
  3. 如申請專利範圍第1項所述的相位偏移抵消電路，其中，該第一修正用相位內插器更產生一第三修正時脈，反相於該第一修正時脈；該第二修正用相位內插器更產生一第四修正時脈，反相於該第二修正時脈。
  4. 一時脈產生器，依據一第一輸入時脈、一第二輸 入時脈、一第三輸入時脈與一可變權重以提供一第一輸出時脈；該時脈產生器包含：一第一修正用相位內插器，耦接該第一輸入時脈與該第二輸入時脈，依據一預設權重而於該第一輸入時脈與該第二輸入時脈間進行相位內插，以產生一第一修正時脈；一第二修正用相位內插器，耦接該第二輸入時脈與該第三輸入時脈，依據該預設權重而於該第二輸入時脈與該第三輸入時脈間進行相位內插，以產生一第二修正時脈；以及一第一可調相位內插器，耦接該第一修正時脈與該第二修正時脈，依據該可變權重而於該第一修正時脈與該第二修正時脈間進行相位內插，以產生該第一輸出時脈。
  5. 如申請專利範圍第4項所述的時脈產生器，其中該第一輸入時脈與該第三輸入時脈係互為反相。
  6. 如申請專利範圍第4項所述的時脈產生器，其中該預設權重係使該第一修正用相位內插器於該第一輸入時脈與該第二輸入時脈間進行均等的相位內插以產生該第一修正時脈，且該預設權重係使該第二修正用相位內插器於該第二輸入時脈與該第三輸入時脈間進行均等的相位內插以產生該第二修正時脈。
  7. 如申請專利範圍第4項所述的時脈產生器，其 中，該第一修正用相位內插器更產生一第三修正時脈，反相於該第一修正時脈；該第二修正用相位內插器更產生一第四修正時脈，反相於該第二修正時脈。
  8. 如申請專利範圍第7項所述的時脈產生器，更依據該第一輸入時脈、該第二輸入時脈、該第三輸入時脈與該可變權重以提供一第二輸出時脈，而該時脈產生器更包含：一第二可調相位內插器，耦接該第二修正時脈與該第三修正時脈，依據該可變權重而於該第二修正時脈與該第三修正時脈間進行相位內插，以產生該第二輸出時脈。
  9. 如申請專利範圍第8項所述的時脈產生器，更依據該第一輸入時脈、該第二輸入時脈、該第三輸入時脈與該可變權重以提供一第三輸出時脈與一第四輸出時脈；其中，該第一可調相位內插器更產生該第三輸出時脈，反相於該第一輸出時脈；該第二可調相位內插器更產生該第四輸出時脈，反相於該第二輸出時脈。
TW101144920A 2012-11-30 2012-11-30 相位偏移抵消電路及相關的時脈產生器 TWI513193B (zh)

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