KR101083674B1 - 다중 위상 클럭 생성 회로 - Google Patents

다중 위상 클럭 생성 회로 Download PDF

Info

Publication number
KR101083674B1
KR101083674B1 KR1020080111407A KR20080111407A KR101083674B1 KR 101083674 B1 KR101083674 B1 KR 101083674B1 KR 1020080111407 A KR1020080111407 A KR 1020080111407A KR 20080111407 A KR20080111407 A KR 20080111407A KR 101083674 B1 KR101083674 B1 KR 101083674B1
Authority
KR
South Korea
Prior art keywords
phase
clock
clocks
interpolated
clock generation
Prior art date
Application number
KR1020080111407A
Other languages
English (en)
Other versions
KR20100052607A (ko
Inventor
윤대건
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080111407A priority Critical patent/KR101083674B1/ko
Priority to US12/342,778 priority patent/US7839196B2/en
Publication of KR20100052607A publication Critical patent/KR20100052607A/ko
Application granted granted Critical
Publication of KR101083674B1 publication Critical patent/KR101083674B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

위상 오차를 개선하는 다중 클럭 생성 회로를 개시한다. 개시된 본 발명의 다중 클럭 생성 회로는, 클럭 쌍에 응답하여 서로 다른 위상(phase)을 갖는 복수개의 위상 클럭을 생성하는 위상 클럭 생성 블록 및 복수개의 상기 위상 클럭 중, 위상이 인접한 클럭들간의 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 생성하여 다중 위상 클럭으로서 제공하는 위상 보정 블록을 포함한다.
Figure R1020080111407
클럭, 주파수, 위상, 인터폴레이터

Description

다중 위상 클럭 생성 회로{Multi-Phase Clock Generation Circuit}
본 발명은 클럭 생성 회로에 관한 것으로서, 보다 구체적으로는 다중 위상 클럭 생성 회로에 관한 것이다.
최근 메모리 시스템의 기술의 발전에 따라 고속의 데이터 처리가 요구되고, 이에 따라 반도체 메모리 장치에 대해서도 고속(high spped)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 외부 시스템으로부터 직렬로 입력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 반도체 메모리 장치 내부에서는 프리페치(prefetch) 스킴을 적용한다. 프리페치란, 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것으로, 이러한 동작을 위해서 반도체 메모리 장치는 위상이 서로 다른 클럭을 사용해야 한다.
공지된 바와 같이, 위상이 서로 다른 클럭, 즉 다중 위상(multi-phase) 클럭을 생성하도록 위상 고정 루프(PLL: Phase Locked Loop)를 이용할 수 있다. 하지만, 이러한 피드백(feed back) 루프 회로는 그 점유 면적이 넓고, 전류 소모 또한 크므로 저전력 동작에 제한 요소가 발생한다. 따라서, 근래에는 두 클럭 신호를 수신하여 위상차가 보간된 클럭을 생성하는 위상 보간기(phase interpolator)를 많이 이용하고 있다.
구체적으로, 위상 보간기는 두 입력 클럭 사이의 중앙(center) 위상을 갖는 새로운 위상의 클럭을 생성하는 것이다. 하지만, 클럭의 주파수가 높아질수록, 정확한 중앙의 위상을 갖는 클럭을 생성하는 것이 어렵다. 따라서, 다중 위상의 클럭마다 위상 옵셋(phase offset)이 발생할 수 있으며 이로 인하여, 위상 오차(phase error)가 발생할 수 있다. 더 나아가, 위상 오차가 발생한 다중 위상 클럭에 데이터를 동기시켜 전송한다면 데이터의 실제 유효 구간이 작아질 수 있다.
본 발명의 기술적 과제는 위상 오차를 개선한 다중 위상 클럭 생성 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 다중 클럭 생성 회로는, 클럭 쌍에 응답하여 서로 다른 위상(phase)을 갖는 복수개의 위상 클럭을 생성하는 위상 클럭 생성 블록 및 복수개의 상기 위상 클럭 중, 위상 간격이 인접한 클럭들간의 중앙 위상인 보간된(interpolated) 위상 클럭을 생성하여 다중 위상 클럭으로서 제공하는 위상 보정 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 다중 클럭 생성 회로는, 서로 반전된 위상을 갖는 n개(n은 2이상의 정수)의 클럭 신호에 응답하여 서로 다른 위상을 갖는 4n개의 위상 클럭을 생성하는 위상 클럭 생성 블록 및 상기 4n개의 위상 클럭 중, 위상 간격이 인접한 클럭들에 대한 보간된 위상 클럭(interpolated phase clock) 생성을 m회(m은 자연수) 반복함으로써 4n개의 다중 위상 클럭을 제공하는 위상 보정 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 다중 클럭 생성 회로는 서로 반전된 위상을 갖는 클럭 쌍에 응답하여 서로 다른 위상을 갖는 쿼드(quad) 클럭을 생성하는 제 1 위상 클럭 생성 블록, 상기 쿼드 클럭에 응답하여 서로 다른 위상을 갖는 옥탈(octal) 클럭을 생성하는 제 2 위상 클 럭 생성 블록 및 상기 옥탈 클럭 중, 위상이 인접한 클럭들간의 중앙 위상을 갖는 보간된 위상 클럭(interpolated phase clock) 생성을 m회(m은 자연수) 반복함으로써 상기 옥탈 클럭의 신호수와 동일한 수의 다중 위상 클럭을 제공하는 위상 보정 블록을 포함한다.
본 발명의 일 실시예에 따르면, 다중 위상을 갖는 클럭 생성시 소정 회수 이상 계속 반복적으로 인접 클럭간의 중앙 위상을 갖는 클럭을 생성하도록 함으로써 클럭간 위상의 오차를 보정할 수 있다. 이로써, 위상이 보정된 다중 위상 클럭을 이용함으로써 데이터의 품질과 전송 효율을 향상 시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1 은 본 발명의 일 실시예에 따른 8 페이즈(8-phase)의 클럭을 생성하는 다중 위상 클럭 생성 회로의 개념적인 블록도이다.
도 1을 참조하면, 다중 위상 클럭 생성 회로는 위상 클럭 생성 블록(105) 및 위상 보정 블록(300)을 포함한다.
위상 클럭 생성 블록(105)은 클럭 쌍(clk, clkb)에 응답하여 서로 다른 위상을 갖는 복수개의 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)을 제공한다. 이러한 위상 클럭 생성 블록(105)은 제 1 위상 클럭 생성 블록(100) 및 제 2 위상 클럭 생성 블록(200)을 포함한다.
우선, 제 1 위상 클럭 생성 블록(100)은 클럭 쌍(clk, clkb)을 수신하여 4개의 서로 다른 위상을 갖는, 즉 4페이즈(4-phase) 위상의 쿼드(quad) 클럭(iclk, iclkb, qclk, qclkb)을 생성한다. 이러한 쿼드 클럭(iclk, iclkb, qclk, qclkb)의 제 1 및 제 2 클럭(iclk, iclkb), 제 3 및 제 4 클럭(qclk, qclkb)은 각각 π(180°)의 위상차를 가진다. 그러나, 제 1 및 제 3 클럭(iclk, qclk), 제 2 및 제 4 클럭(iclkb, qclkb)은 각각 π/2(90°)의 위상 간격을 유지한다.
제 2 위상 클럭 생성 블록(200)은 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 수신하여 8개의 서로 다른 위상을 갖는 8페이즈(8-phase) 위상의 옥탈(octal) 클럭(clk<0>_8pg ~ clk<7>_8pg)을 생성한다. 이러한 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)은 서로 π/4(45°)의 위상차를 유지한다. 예컨대, 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)의 제 1 내지 제 8 클럭은 각각 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 위상을 갖는 것으로 예시할 수 있다.
본 발명에 따른 위상 보정 블록(300)은 옥탈 클럭(clk<0>_8pg~clk<7>_8pg)을 수신하여 위상이 보정된 다중 위상 클럭(clk<0>~clk<7>)을 제공한다.
이러한 위상 보정 블록(300)은 위상 보간법을 이용하여 옥탈 클럭(clk<0>_8pg~clk<7>_8pg)간의 중앙 위상을 갖는 클럭을 생성한다. 구체적으로, 위상 보정 블록(300)은 복수개의 위상 보간기(미도시)를 구비하고, 옥탈 클럭(clk<0>_8pg~clk<7>_8pg)이 복수개의 위상 보간기(미도시)를 경유하도록 제어함으로써 클럭간의 위상 오차 범위를 줄일 수 있다. 이로써, 최종 출력 클럭인 다중 위상 클럭(clk<0>~clk<7>)의 위상 오차를 보정하고 일정한 위상 간격을 갖는 클럭 들을 생성할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 2는 도 1에 따른 제 1 위상 클럭 생성 블록(100)의 블록도이다.
도 2를 참조하면, 제 1 위상 클럭 생성 블록(100)은 제 1 내지 제4 버퍼(110-140), 제 1 위상 보간부(150) 및 제 2 위상 보간부(160)를 포함한다.
제 1 버퍼(110) 및 제 2 버퍼(120)는 클럭 쌍(clk, clkb)을 소정 시간 지연시킴으로써 지연된 클럭 쌍(dly_clk, dly_clkb)으로서 제공한다.
제 1 위상 보간부(150)는 클럭 쌍(clk, clkb)과 지연된 클럭 쌍(dly_clk, dly_clkb)을 이용하여 그들 사이의 위상이 보간된 4개의 클럭 신호(pre-iclk, pre-iclkb, pre-qclk, pre-qclkb)를 생성한다. 제 1 위상 보간부(150)는 제 1 위상 보간기(152) 및 제 2 위상 보간기(154)를 포함한다.
먼저, 제 1 위상 보간기(152)는 지연된 정클럭(dly_clk)과 정클럭(clk)을 수신하여, 이들 클럭 사이의 위상이 보간된 클럭 신호를 생성한다. 또한, 제 1 위상 보간기(152)는 지연된 부클럭(dly_clkb)과 부클럭(clkb)을 수신하여 이들 클럭 사이의 위상 보간된 클럭 신호를 생성한다. 즉, 제 1 위상 보간기(152)는 두 입력 신호 사이의 중앙 위상을 갖는 예비 제 1 및 제 2 클럭 신호(pre-iclk, pre-iclkb)를 생성한다.
마찬가지로, 제 2 위상 보간기(154)는 지연된 정클럭(dly_clk)과 부클럭(clkb)을 수신하여 이들 클럭 사이의 위상이 보간된 클럭 신호를 생성한다. 또한, 제 2 위상 보간기(154)는 지연된 부클럭(dly_clkb)과 정클럭(clk)을 수신하여, 이들 클럭 사이의 위상 보간된 클럭 신호를 생성한다. 그리하여, 제 2 위상 보간 기(154)는 두 입력 신호 사이의 중앙 위상을 갖는 예비 제 3 및 제 4 클럭 신호(pre-qclk, pre-qclkb)를 생성한다.
제 1 및 제 2 위상 보간기(152, 154)의 출력 신호는 각각 제 3 및 제 4 버퍼(130, 140)를 경유하여 버퍼링된다.
한편, 제 1 위상 클럭 생성 블록(100)은 제 2 위상 보간부(160)를 더 포함하는 것으로 예시한다. 이러한 제 2 위상 보간부(160)는 제 3 및 제 4 위상 보간기(162, 164)를 포함한다. 각각의 제 3 및 제 4 위상 보간기(162, 164)는 제 3 및 제 4 버퍼(130, 140)의 출력 신호에 대해 재차 위상 보간된 클럭을 생성한다. 즉, 제 3 및 제 4 위상 보간기(162, 164)는 제 1 및 제 2 위상 보간기(152, 154)의 출력 신호들(pre-iclk, pre-iclkb, pre-qclk, pre-qclkb)간의 중앙 위상을 갖는 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 생성한다.
구체적으로, 제 3 위상 보간기(162)는 제 3 버퍼(130) 및 제 4 버퍼(140)를 경유한 예비 제 1 및 제 3 클럭(pre-iclk, pre-qclk)을 이용하여 제 1 쿼드 클럭(iclk)을 생성한다. 또한, 제 3 위상 보간기(162)는 제 3 버퍼(130) 및 제 4 버퍼(140)를 경유한 예비 제 2 및 제 4 클럭(pre-iclkb, pre-qclkb)를 이용하여 제 2 쿼드 클럭(iclkb)을 생성한다.
마찬가지의 원리로, 제 4 위상 보간기(164)는 제 3 버퍼(130) 및 제 4 버퍼(140)를 경유한 예비 제 2 및 제 3 클럭(pre-iclkb, pre-qclk)를 이용하여 제 3 쿼드 클럭(qclk)을 생성한다. 또한, 제 4 위상 보간기(164)는 제 3 버퍼(130) 및 제 4 버퍼(140)를 경유한 예비 제 1 및 제 4 클럭(pre-iclk, pre-qclkb)를 이용하 여 제 4 쿼드 클럭(qclkb)을 생성한다. 이러한 쿼드 클럭(iclk, iclkb, qclk, qclkb)의 위상은 예컨대, 0°, 180°, 90°, 270°일 수 있다.
여기서의 제 2 위상 보간부(160)는 제 3 및 제 4 버퍼(130, 140)의 출력 신호에 대해 한번 더 중앙 위상을 갖는 신호로 출력함으로써 위상 오차를 보정하려는 것이다. 즉, 제 3 및 제 4 위상 보간기(162, 164)는 두 입력 신호에 대해 중앙의 위상을 갖는 신호를 생성하는데, 이러한 위상 보간법을 수행하는 동작중에 위상의 오차 범위는 점차 감소될 수 있다.
구체적으로, 인접한 두 클럭간에 90°의 위상차로 유지되는 쿼드 클럭(iclk, iclkb, qclk, qclkb)이 생성될 때, 클럭의 주파수에 따라 클럭 스큐(clock skew)가 발생할 수 있다고 가정하기로 한다. 이에 따라, 어느 특정 클럭은 θ만큼 위상차가 발생한 상태라고 가정하기로 한다.
다시 말하면, 예비 제 1 클럭(pre-iclk)이 0°, 예비 제 3 클럭(pre-qclk)이 90°+ θ, 예비 제 2클럭(pre-iclkb)은180°, 예비 제 4 클럭(pre-qclkb)은 270° 인 경우가 되었다고 가정한다. 이 경우, 인접한 두 클럭간의 관계인 예비 제 1 클럭(pre-iclk)과 예비 제 3 클럭(pre-qclk)은 90°+ θ만큼 위상차가 발생한다.
또한, 예비 제 3 클럭(pre-qclk)과 예비 제 2클럭(pre-iclkb)의 관계는 90°- θ만큼 위상차가 발생한 것이다. 이로써, 각 인접 클럭마다90°만큼의 위상차를 유지하는 관계가 왜곡되므로 이에 따른 데이터 전송시에도 어려움이 발생할 수 있다.
한편, 이러한 위상차 왜곡이 발생한 경우, 재차 위상 보간법을 이용해 보간 된 위상 클럭을 생성하는 경우를 생각하기로 하자.
그리하여, 예비 제 1 클럭(pre-iclk)이 0°, 예비 제 3 클럭(pre-qclk)이 90°+ θ인 경우에 이들 두 클럭 사이의 위상 보간된 클럭의 위상을 수식으로 나타내면 다음과 같다.
[수학식 1]
((90°+ θ)- 0°) /2 + 0°= 45°+ θ/2 -> 새로운 예비 제 1 클럭
다음으로, 예비 제 3 클럭(pre-qclk)과 예비 제 2 클럭(pre-iclkb) 사이의 위상 보간된 클럭의 위상은 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
(180° - (90°+ θ))/2 + (90°+ θ)= 135°+ θ/2 -> 새로운 예비 제 2 클럭
즉, 위상 보간법을 이용하여 재차 위상 보간된 클럭을 생성한다면, 새로운 예비 제 1 클럭과 제 2 클럭의 관계는 90°+ θ/2의 위상차를 유지할 수 있다. 바꾸어 말하면, 위상 보간법을 사용해서 새로운 위상의 클럭을 생성할 때마다, 위상차의 오차 범위는 1/2씩 감소시킬 수 있다.
하지만, 제 1 위상 클럭 생성 블록(100)의 제 2 위상 보간부(160)는 보정 수행된 위상 클럭을 제공할 수도 있음을 예시하기 위한 것뿐이며, 발명의 목적이나 범위를 제한하려는 것은 아니다. 따라서, 회로의 구성에 따라 제 1 위상 클럭 생성 블록(100)내에서 제 2 위상 보간부(160)는 생략할 수도 있음은 물론이다. 환언하면, 제 1 위상 클럭 생성 블록(100)은 제 3 및 제 4 버퍼(130, 140)의 출력 신호 그대로 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 제공할 수도 있음은 물론이다. 또한, 설명된 바와 같이, 제 2 위상 보간부(160)는 추가의 위상 클럭을 생성하기 위한 것이 아니라, 위상 보정을 수행하려는 것이므로 위상 보정이 되도록 인접 클럭간에만 중앙 위상의 클럭을 생성한다.
또한, 본 발명의 일 실시예에서는 제 1 위상 클럭 생성 블록(100)이 클럭 쌍(clk, clkb)과 지연된 클럭 쌍(dly_clk, dly_clkb)을 이용하는 것으로 예시하였으나, 오직 클럭 쌍(clk, clkb)만을 이용해서 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 생성하는 것도 가능한 것은 물론이다. 다만, 클럭 쌍(clk, clkb)의 위상차가 크게 나므로, 일 실시예에서는 쿼드 클럭(iclk, iclkb, qclk, qclkb)의 위상 옵셋 또는 위상의 오차 범위를 보다 감소시키도록 클럭 쌍(clk, clkb)과 클럭 쌍(clk, clkb)보다 지연된 클럭 쌍(dly_clk, dly_clkb)을 이용하도록 하였다.
이와 같이, 제 1 위상 클럭 생성 블록(100)은 클럭 쌍(clk, clkb)을 이용해서 4페이즈용 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 제공한다.
도 3은 도 2에 따른 제 1 위상 보간기(152)의 회로도이다.
도 3을 참조하면, 제 1 위상 보간기(152)는 일반적인 위상 보간기 형태를 갖는 것을 알 수 있다. 그러므로, 당업자라면 이미 잘 알고 있는 회로부이므로 간단히 설명하기로 한다.
우선, 제 1 위상 보간기(152)는 차동 트랜지스터 쌍들(N1-N2, N4-N5)을 포함 한다.
보다 자세히 설명하면, 제 1차동 트랜지스터 쌍을 이루는 제 1및 제 2 NMOS트랜지스터 쌍(N1, N2)의 게이트는 클럭 쌍(clk, clkb)을 수신하며, 제 2차동 트랜지스터 쌍을 이루는 제 4 및 제 5 NMOS트랜지스터 쌍(N4, N5)의 게이트는 지연된 클럭 쌍(dly_clk, dly_clkb)을 수신한다. 또한, 제 1차동 트랜지스터 쌍(N1, N2)의 공통소스(CN1)는 제 3 NMOS 트랜지스터(N3)를 통하여 접지되고, 제 1차동 트랜지스터 쌍(N1, N2)의 드레인들이 각각 연결된 출력 노드 쌍(n1, n2)은 저항 쌍(R1, R2)을 각각 통하여 외부 공급 전원(VDD)과 연결된다. 제 2 차동 트랜지스터 쌍(N4, N5)의 공통소스(CN2)는 제 6 NMOS트랜지스터(N6)를 통하여 접지되고, 제 2 차동 트랜지스터 쌍(N4, N5)의 드레인들은 출력 노드 쌍(n1, n2)에 각각 연결된다.
한편, 제 3 및 제 6 NMOS 트랜지스터(N3, N6)의 게이트는 제 7 NMOS 트랜지스터(N7)와 전류 미러 타입(currebt mirror type)으로 연결된다. 그리하여, 제 3 및 제 6 NMOS 트랜지스터(N3, N6)는 정전류원(CS1)에 의해 설정된 전류의 양을 동일한 바이어스 전류로서 제 1 및 제 2 차동 트랜지스터 쌍들(N1-N2, N4- N5)들에 각각 제공한다.
이러한 제 1 위상 보간기(152)의 동작을 간단히 설명하기로 한다.
우선, 정전류 전원에 의한 바이어스 전류가 제 1 및 제 2 차동 트랜지스터 쌍들(N1-N2, N4- N5)에 제공된다. 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)는 정클럭(clk)과 이와 반전된 위상의 클럭인 부클럭(clkb)을 수신하며, 정클럭(clk)의 하이 레벨이 수신될 때 제 1 NMOS 트랜지스터(N1)가 턴온된다. 마찬 가지로 제 4 NMOS 트랜지스터(N4) 및 제 5 NMOS 트랜지스터(N5)는 지연된 정클럭(dly_clk) 및 지연된 부클럭(dly_clkb)을 각각 수신하며, 이에 따라 지연된 정클럭(dly_clk)의 하이 레벨이 수신될 때 제 4 NMOS 트랜지스터(N4)가 턴온된다. 따라서, 각각의 제 1 트랜지스터(N1)로부터 제 3 NMOS 트랜지스터(N3)으로, 제 4 NMOS 트랜지스터(N4)로부터 제 6 NMOS 트랜지스터(N6)으로의 전류 경로가 형성되고 정전류원(CS1)에 의해 이들 트랜지스터들의 전류 구동력이 균형을 이루려고 할 때, 정클럭(clk)의 위상과 지연된 정클럭(dly_clk)의 위상의 중앙 위상을 가지는 예비 제 1 클럭(pre-iclk)이 생성될 수 있다. 이와 마찬가지로, 부클럭(clkb)의 위상과 지연된 부클럭(dly_clkb)의 위상의 중앙 위상을 가지는 예비 제 2 클럭(pre-iclkb)이 생성될 수 있다.
이와 같이, 제 1 위상 보간기(152)는 각각 입력되는 클럭 신호의 중앙 위상이 되는 예비 제 1 및 제 2 클럭(pre-iclk, pre-iclkb)을 생성할 수 있다.
한편, 여기서 제 2 위상 클럭 생성 블록(도 1의 200 참조)은 제 1 위상 클럭 생성 블록(도 1의 100 참조)의 동작 원리와 유사하므로 제 2 위상 클럭 생성 블록(도 1의 200 참조)에 대해 자세히 설명하지 않기로 한다. 즉, 제 2 위상 클럭 생성 블록(도 1의 200 참조)도 제 1 위상 클럭 생성 블록(도 1의 100 참조)과 같이 4개의 입력 신호를 이용하여 8개의 위상 보간 클럭을 생성할 수 있다. 예컨대, 제 2 위상 클럭 생성 블록(도 1의 200 참조)은 0°와 180°의 위상의 클럭을 이용하여, 이들의 중앙 위상인 90°의 위상의 클럭을 생성한다. 또한, 0°와 90°의 위상의 클럭을 이용하여, 45°의 위상의 클럭을 생성할 수 있다. 이러한 원리를 이용해, 제 2 위상 클럭 생성 블록(도 1의 200 참조)은 쿼드 클럭(iclk, iclkb, qclk, qclkb)을 수신하여 이들 사이의 위상 보간된 옥탈(octal) 클럭(clk<0>_8pg~clk<7>_8pg)을 생성할 수 있다.
도 4는 도 1에 따른 위상 보정 블록(300; Phase Correction Block)의 개념적인 블록도이다.
도 4를 참조하면, 위상 보정 블록(300)은 다수개, 예컨대 직렬로 연결된16개의 위상 보간 블록(310~325)을 포함한다. 여기서, 16개는 예시적인 수일뿐이며, 이러한 수치에 제한되는 것은 아니다. 다만, 위상 오차를 보정할 수 있는 정도의 소정의 수를 만족시키면 가능하다.
각각의 위상 보간 블록(310~325)은 제 1 내지 제 4 위상 보간 유닛(a-d)을 포함한다. 또한, 각각의 위상 보간 유닛(a-d)은 인접한 클럭간의 위상 보간된 클럭을 생성한다. 중복되는 설명을 피하기 위하여, 제 1 위상 보간 블록(310)에 대해서만 자세히 설명하기로 한다. 설명의 편의상, 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 8페이즈의 클럭을 순차적으로 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)으로 지칭하기로 한다.
우선, 제 1 위상 보간 블록(310)의 제 1 위상 보간 유닛(a)은 제 1 옥탈 클럭(clk<0>_8pg)과 제 2 옥탈 클럭(clk<1>_8pg)의 위상이 보간된 클럭을 생성하고, 제 5 옥탈 클럭(clk<4>_8pg)과 제 6 옥탈 클럭(clk<5>_8pg)의 위상이 보간된 클럭을 생성한다.
제 2 위상 보간 유닛(b)은 제 2 옥탈 클럭(clk<1>_8pg)과 제 3 옥탈 클 럭(clk<2>8pg, 그리고 제 6 옥탈 클럭(clk<5>_8pg)과 제 7 옥탈 클럭(clk<6>_8pg) 사이의 위상이 보간된 클럭을 생성한다.
제 3 및 제 4 위상 보간 유닛(c, d)도 마찬가지로 인접한 클럭들간의 위상 보간된 클럭을 생성한다.
동일한 원리로, 다른 위상 보간 블록(311-325)도 전단(pre stage)에서 입력된 클럭 신호들을 이용하여 인접한 클럭들간의 위상 보간된 클럭을 생성한다.
이미 잘 아는 바와 같이, 고주파의 클럭 신호는 주파수 의존성(frequency dependency)이 있으므로, 매 클럭마다 클럭 스큐 차이가 날 수 있고, 이에 따라 클럭 스큐 차이가 발생한 클럭 신호로 생성된 다중의 위상 클럭들은 일정한 위상 간격(phase gap)을 유지하기 어려웠다.
하지만, 본 발명의 일 실시예에 따른 위상 보정 블록(300)을 구비함으로써, 최종 출력 클럭인 다중 위상 클럭(clk<0>~clk<7>)으로 생성되기 전까지, 이들 사이의 위상 보간 클럭을 소정 횟수 생성하도록 한다. 전술한 대로, 위상 보간법을 사용해서 새로운 클럭을 생성할 때마다 계속적으로 위상이 변화되고 이에 따라 위상 간격의 오차 범위는 1/2씩 감소된다. 따라서, 위상 보정 블록(300)내 16개의 위상 보간 블록을 구비하고, 이들 블록을 경유하도록 함으로써 16번의 위상 보간 클럭을 생성하면, 위상의 오차 범위는 예컨대 1/32로 감소될 수 있다(may reduced). 그리하여, 각 클럭 사이에 위상 오차가 발생하였더라도, 최종 다중 위상 클럭(clk<0>~clk<7>)의 위상 오차는 보정될 수 있다. 이로써, 본 발명의 일 실시예에서는 위상의 오차 범위를 감소시키도록 각 인접한 위상 클럭간에 소정의 횟수로 재 차 위상 보간 클럭을 생성함으로써, 위상 오차가 보정된 다중 위상의 클럭(clk<0>~clk<7>)을 제공할 수 있다. 물론, 위상 보정 블록(300)은 추가의 위상 클럭을 생성하기 위한 것이 아니라, 위상 보정을 수행하려는 것이므로 위상 보정이 되도록 인접 클럭간에만 중앙 위상의 클럭을 생성하도록 한다.
도 5는 도 1에 따른 클럭 생성 과정을 위상 다이어그램(phase diagram)으로 도시한 것이다.
도 5를 참조하면, 우선, 제 1 위상 클럭 생성 블록(도 1의 100 참조)에 의해 지연된 정클럭(dly_clk)과 정클럭(clk)사이의 위상 보간된 클럭인 0°의 클럭이 생성됨을 알 수 있다. 또한, 지연된 정클럭(dly_clk)과 부클럭(clkb) 사이의 위상 보간된 클럭인 90°의 클럭이 생성된다. 그리하여, 제 1 위상 클럭 생성 블록(100)에 의해 쿼드 클럭(iclk, iclkb, qclk, qclkb)인 0°, 90°, 180°, 270°의 클럭이 생성된다.
또한, 제 2 위상 클럭 생성 블록(도 1의 200 참조)에 의해, 0°, 90°, 180°, 270°의 클럭의 위상 보간된 클럭들이 추가 생성되어, 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 8페이즈의 클럭이 생성된다.
한편, 위상 보정 블록(도 1의 300 참조)은 이러한 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 8페이즈의 클럭을 n회의 위상 보간법을 통해, 클럭을 재정리(refine)한다. 따라서, 위상 보정 블록(도 1의 300 참조)은 위상이 보정된 다중 위상 클럭(clk<0>~clk<7>)을 생성할 수 있다.
도 6은 도 1에 따른 실험예를 나타낸 시뮬레이션 파형도이다.
도 6을 참조하면, 제 1 위상 클럭 생성 블록(도 1의 100 참조), 제 2 위상 클럭 생성 블록(도 1의 200 참조) 및 위상 보정 블록(도 1의 300 참조)의 출력 클럭들을 전압 파형도로 나타낸 것이다.
제 1 위상 클럭 생성 블록(도 1의 100 참조)의 출력 신호, 즉 쿼드 클럭(iclk, iclkb, qclk, qclkb)들 사이에, 소정 위상 오차(P1, P2)가 발생하였다. 즉, 쿼드 클럭(iclk, iclkb, qclk, qclkb)간의 위상 간격이 일정하지 않고 소정 간격 차이남을 알 수 있다(P2가 더 넓음).
제 2 위상 클럭 생성 블록(도 2의 200 참조)의 출력 신호, 즉 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)들 사이에도 소정 위상 오차(P3, P4)가 발생하였다. 이는 옥탈 클럭(clk<0>_8pg ~ clk<7>_8pg)간의 위상 간격이 일정하지 않음을 알 수 있다(P3 보다 P4가 더 넓음).
하지만, 최종 출력 클럭인 다중 위상 클럭(clk<0> ~ clk<7>)간에는 위상이 보정되어, 다중 위상 클럭(clk<0> ~ clk<7>)간 위상 간격이 일정함을 알 수 있다(P5, P6의 간격이 실질적으로 동등함).
이와 같이, 다중 위상을 갖는 클럭 생성시, 중앙 위상의 클럭을 생성하는 위상 보간기를 다수개 구비하고, 소정 회수 이상 계속 반복적으로 인접 클럭간의 중앙 위상을 갖는 클럭을 생성하도록 함으로써 클럭간 위상의 오차를 보정할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 다중 위상 클럭 생성 회로의 블록도,
도 2는 도 1에 따른 제 1 위상 클럭 생성 블록의 블록도,
도 3은 도 2에 따른 제 1 위상 보간기의 회로도,
도 4는 도 1에 따른 위상 보정 블록의 블록도,
도 5는 도 1에 따라 생성된 클럭들의 위상 관계를 도시한 위상 다이어그램, 및
도 6은 도 1에 따른 클럭들의 위상 관계를 시뮬레이션한 전압 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 위상 클럭 생성 블록 200 : 제 2 위상 클럭 생성 블록
300 : 위상 보정 블록

Claims (18)

  1. 클럭 쌍에 응답하여 서로 다른 위상(phase)을 갖는 복수개의 위상 클럭을 생성하는 위상 클럭 생성 블록; 및
    복수개의 상기 위상 클럭 중, 위상이 인접한 클럭들간의 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 생성하여 다중 위상 클럭으로서 제공하는 위상 보정 블록을 포함하며,
    상기 위상 보정 블록은 복수개의 위상 보간 블록을 포함하고,
    상기 복수개의 위상 보간 블록 각각은 상기 인접한 클럭들간의 중앙 위상을 갖는 상기 보간된 위상 클럭을 생성하도록 복수개의 위상 보간 유닛을 포함하는 다중 클럭 생성 회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 위상 클럭 생성 블록의 상기 복수개의 위상 클럭의 수와 상기 다중 위상 클럭의 수는 동일한 다중 클럭 생성 회로.
  5. 서로 반전된 위상을 갖는 n개(n은 2이상의 정수)의 클럭 신호에 응답하여 서로 다른 위상을 갖는 4n개의 위상 클럭을 생성하는 위상 클럭 생성 블록; 및
    상기 4n개의 위상 클럭 중, 위상 간격이 인접한 클럭들에 대한 보간된 위상 클럭(interpolated phase clock) 생성을 m회(m은 자연수) 반복함으로써 4n개의 다중 위상 클럭을 제공하는 위상 보정 블록을 포함하며,
    상기 위상 보정 블록은 m개의 위상 보간 블록을 포함하여, 수신된 상기 4n개의 위상 클럭에 대해 상기 m개의 위상 보간 블록을 이용해 보간된 위상을 갖는 새로운 클럭을 상기 m회 생성하여 상기 4n개의 다중 위상 클럭을 제공하도록 구성되고,
    상기 m개의 위상 보간 블록은 서로 직렬로 연결되어, 최초 상기 4n개의 위상 클럭이 상기m개의 위상 보간 블록을 순차적으로 경유함으로써 계속 위상이 변화되는 다중 클럭 생성 회로.
  6. 삭제
  7. 삭제
  8. 제 5항에 있어서,
    상기 m개의 위상 보간 블록 각각은 전단(pre-stage)으로부터 입력된 위상 클럭들을 이용하여 인접한 두 클럭간의 상기 보간된 위상 클럭을 생성하는 다중 클럭 생성 회로.
  9. 제 5항에 있어서,
    상기 m개의 위상 보간 블록 각각은,
    n개의 상기 인접한 클럭을 각각 수신하는 4개의 위상 보간 유닛을 포함하는 다중 클럭 생성 회로.
  10. 서로 반전된 위상을 갖는 클럭 쌍에 응답하여 서로 다른 위상을 갖는 쿼드(quad) 클럭을 생성하는 제 1 위상 클럭 생성 블록;
    상기 쿼드 클럭에 응답하여 서로 다른 위상을 갖는 옥탈(octal) 클럭을 생성하는 제 2 위상 클럭 생성 블록; 및
    상기 옥탈 클럭 중, 위상이 인접한 클럭들간의 중앙 위상을 갖는 보간된 위상 클럭(interpolated phase clock) 생성을 m회(m은 자연수) 반복함으로써 상기 옥탈 클럭의 신호수와 동일한 수의 다중 위상 클럭을 제공하는 위상 보정 블록을 포함하며,
    상기 위상 보정 블록은 m개의 위상 보간 블록을 포함하여,
    수신된 상기 옥탈 클럭에 대해 상기m개의 상기 위상 보간 블록을 통해 상기 보간된 위상 클럭 생성을 상기m회 반복하여 상기 다중 위상 클럭으로서 제공하도록 구성되고,
    상기 m개의 위상 보간 블록은 서로 직렬로 연결되어, 최초 입력되는 상기 옥탈 클럭이 상기 m개의 상기 위상 보간 블록을 순차적으로 경유함으로써 계속 위상이 변화되는 다중 클럭 생성 회로.
  11. 삭제
  12. 삭제
  13. 제 10항에 있어서,
    상기 m개의 위상 보간 블록은 각각 전단(pre-stage)으로부터 입력된 상기 보간된 위상 클럭을 이용하여 인접한 두 클럭 신호간의 위상이 보간된 클럭을 생성하는 다중 클럭 생성 회로.
  14. 제 10항에 있어서,
    상기 m개의 위상 보간 블록 각각은,
    상기 인접한 두 클럭을 각각 수신하는 4개의 위상 보간 유닛을 포함하는 다중 클럭 생성 회로.
  15. 제 10항에 있어서,
    상기 제 1 위상 클럭 생성 블록은,
    상기 클럭 쌍보다 소정 시간 지연되어 생성된 지연된 클럭 쌍과 상기 클럭 쌍에 응답하여 상기 쿼드 클럭을 생성하는 다중 클럭 생성 회로.
  16. 제 15항에 있어서,
    상기 제 1 위상 클럭 생성 블록은 서로 π/2의 위상 간격 차이를 갖는 상기 쿼드 클럭을 생성하는 다중 클럭 생성 회로.
  17. 제 10항에 있어서,
    상기 제 2 위상 클럭 생성 블록은,
    상기 쿼드 클럭에 응답하여 이들 클럭들 사이의 중앙 위상을 갖는 상기 옥탈 클럭을 생성하는 다중 클럭 생성 회로.
  18. 제 17항에 있어서,
    상기 제 2 위상 클럭 생성 블록은 서로 π/4의 위상 간격 차이를 갖는 상기 옥탈 클럭을 생성하는 다중 클럭 생성 회로.
KR1020080111407A 2008-11-11 2008-11-11 다중 위상 클럭 생성 회로 KR101083674B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080111407A KR101083674B1 (ko) 2008-11-11 2008-11-11 다중 위상 클럭 생성 회로
US12/342,778 US7839196B2 (en) 2008-11-11 2008-12-23 Multi-phase clock generation circuit having a low skew imprecision

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080111407A KR101083674B1 (ko) 2008-11-11 2008-11-11 다중 위상 클럭 생성 회로

Publications (2)

Publication Number Publication Date
KR20100052607A KR20100052607A (ko) 2010-05-20
KR101083674B1 true KR101083674B1 (ko) 2011-11-16

Family

ID=42164629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080111407A KR101083674B1 (ko) 2008-11-11 2008-11-11 다중 위상 클럭 생성 회로

Country Status (2)

Country Link
US (1) US7839196B2 (ko)
KR (1) KR101083674B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224443B2 (en) 2013-05-27 2015-12-29 SK Hynix Inc. Semiconductor devices and electronic systems including the same
US9270285B2 (en) 2012-08-23 2016-02-23 SK Hynix Inc. Semiconductor chips and semiconductor systems for executing a test mode

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2498949A (en) * 2012-01-31 2013-08-07 Texas Instruments Ltd An octal clock phase interpolator
TWI487269B (zh) * 2012-07-23 2015-06-01 Mstar Semiconductor Inc 相位內插裝置以及相位內插方法
US9929735B2 (en) * 2013-11-25 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Phase correction of multiple phase clock transmission and method for performing the same
JP6394056B2 (ja) * 2013-11-27 2018-09-26 ソニー株式会社 Ａ／ｄ変換装置、グレイコード生成装置、撮像素子、並びに、電子機器
GB2533318A (en) 2014-12-16 2016-06-22 Ibm Voltage-controlled ring oscillator with delay line
KR102355437B1 (ko) * 2017-05-11 2022-01-26 에스케이하이닉스 주식회사 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템
JP6902951B2 (ja) * 2017-07-20 2021-07-14 ローム株式会社 タイミング発生器および半導体集積回路
US10678296B2 (en) 2018-08-03 2020-06-09 Futurewei Technologies, Inc. Multi-phase signal generation
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing
KR20220062701A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 메모리 시스템
CN112731790B (zh) * 2020-12-07 2021-12-03 江阴长仪集团有限公司 一种基于时域分段插值补偿提高rtc校准精度的方法
US11711200B2 (en) 2021-12-16 2023-07-25 Analog Devices, Inc. Multiphase clock generators with digital calibration

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050053180A1 (en) * 2003-09-04 2005-03-10 Nec Corporation Integrated circuit capable of high speed operations

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056213B2 (ja) * 2000-11-06 2008-03-05 日本電気株式会社 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路
US6794912B2 (en) 2002-02-18 2004-09-21 Matsushita Electric Industrial Co., Ltd. Multi-phase clock transmission circuit and method
US6977539B1 (en) * 2003-08-26 2005-12-20 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US7319345B2 (en) * 2004-05-18 2008-01-15 Rambus Inc. Wide-range multi-phase clock generator
US8164501B2 (en) * 2004-10-28 2012-04-24 Broadcom Corporation Method and system for time interleaved digital to analog conversion for a cable modem
TWI278735B (en) 2005-03-21 2007-04-11 Realtek Semiconductor Corp Multi-phase clock generator and method thereof
KR100795724B1 (ko) * 2005-08-24 2008-01-17 삼성전자주식회사 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법
JP4756954B2 (ja) * 2005-08-29 2011-08-24 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7683690B2 (en) 2006-10-30 2010-03-23 Nec Electronics Corporation Multiphase clock generation circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050053180A1 (en) * 2003-09-04 2005-03-10 Nec Corporation Integrated circuit capable of high speed operations

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9270285B2 (en) 2012-08-23 2016-02-23 SK Hynix Inc. Semiconductor chips and semiconductor systems for executing a test mode
US9224443B2 (en) 2013-05-27 2015-12-29 SK Hynix Inc. Semiconductor devices and electronic systems including the same

Also Published As

Publication number Publication date
US7839196B2 (en) 2010-11-23
US20100117692A1 (en) 2010-05-13
KR20100052607A (ko) 2010-05-20

Similar Documents

Publication Publication Date Title
KR101083674B1 (ko) 다중 위상 클럭 생성 회로
US11374558B2 (en) Measurement and correction of multiphase clock duty cycle and skew
JP3450293B2 (ja) クロック制御回路及びクロック制御方法
US7545188B1 (en) Multiphase clock generator
EP1104110B1 (en) Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission
KR102222622B1 (ko) 지연 고정 루프 회로
KR100436604B1 (ko) 클럭 제어회로 및 클럭 제어방법
JP4049511B2 (ja) 位相合成回路およびタイミング信号発生回路
JP2005050123A (ja) スキュー補正回路
JP2002190724A (ja) クロックアンドデータリカバリ回路とそのクロック制御方法
TWI589123B (zh) 相位混合電路、及包括相位混合電路的半導體設備和半導體系統
JP5499635B2 (ja) 多相クロック発生回路
US20080036514A1 (en) Mutual-interpolating delay-locked loop for high-frequency multiphase clock generation
KR100464932B1 (ko) 위상 보간법을 이용한 클록 신호 배수 방법및 그 장치
KR100782481B1 (ko) 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로
JP4376611B2 (ja) 周波数変調回路
US6661271B1 (en) Multi-phase edge rate control for SCSI LVD
US7378885B1 (en) Multiphase divider for P-PLL based serial link receivers
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路
JP2004356701A (ja) ハーフレートｃｄｒ回路
JP4825710B2 (ja) 多相クロック生成回路およびシリアルデータ受信回路
JP6136711B2 (ja) 受信回路
US11784854B2 (en) Receiver including a multi-rate equalizer
JP2008294492A (ja) 多相クロック生成回路
JP5495779B2 (ja) 送信装置および通信システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee