TWI487269B - 相位內插裝置以及相位內插方法 - Google Patents

Description

相位內插裝置以及相位內插方法

本發明有關於一種相位內插裝置以及相位內插方法，特別有關於可預估內插動作而預先切換欲用來內插之相位的相位內插裝置以及相位內插方法。

相位內插裝置被廣泛的使用在現代的電子裝置中。因為相位內插裝置可使用少數的時脈訊號來內插出多個具有不同相位之時脈訊號。第1圖繪示了習知技術之相位內插裝置100之方塊圖。如第1圖所示，習知技術之相位內插裝置100包含了相位內插器101以及多工器103、105。多工器103用以接收分別具有不同偶相位(P₀ 、P₂ 、P₄ 、P₆ )的時脈訊號CLK₀ 、CLK₂ 、CLK₄ 、CLK₆ 並選擇其一輸出至相位內插器101，而多工器105用以接收具有不同奇相位(P₁ 、P₃ 、P₅ 、P₇ )的時脈訊號CLK₁ 、CLK₃ 、CLK₅ 、CLK₇ 並選擇其一輸出至相位內插器101。相位內插器101會使用接收到的時脈訊號產生內插時脈訊號CIS。

然而，習知的相位內插裝置在切換用來內插的時脈訊號時，容易產生未預期的突波。第2圖繪示了習知技術中，產生內插訊號時產生突波之示意圖。在第2圖所示的例子中，相位內插裝置100先以上方具有相位P₀ 的時脈訊號CLK₀ 和下方具有相位P₁ 的時脈訊號CLK₁ 來產生內插時脈訊號CIS，然後再將時脈訊號CLK₀ 切換成具 有時脈訊號CLK₂ 來和時脈訊號CLK₁ 產生內插時脈訊號CIS。如第2圖的圖(a)所示，內插時脈訊號CIS在時間點T₁ 、T₂ 、T₃ 、T₄ 的波形，是由時脈訊號CLK₀ 和時脈訊號CLK₁ 在時間點T₁ 、T₂ 、T₃ 、T₄ 的波形內插而出。

然而，如第2圖的圖(b)所示，當上方用以內插的時脈訊號CLK₀ 欲被切換成具有相位P₂ 的時脈訊號CLK₂ 時，會因為無法瞬間切換而存在著一暫時狀態，此狀態下時脈訊號CLK₀ 的值會暫留而造成產生內插時脈訊號CIS時的錯誤。舉例來說，在圖(b)的時間點T₂ 時，時脈訊號CLK₂ 的準位為低且時脈訊號CLK₁ 的準位亦為低，理應內插出準位為低的內插時脈訊號CIS。但因為時脈訊號CLK₀ 會在切換時暫留(以虛線表示的時脈訊號CLK₀ )，且時脈訊號CLK₀ 在時間點T₂ 時的準位為高，因此會使內插時脈訊號CIS在時間點T₂ 時被內插出突波P。即使時間點T₂ 之後的內插時脈訊號CIS之值均為正常的，但突波P仍會對整體的準確性造成影響。請參照第2圖的圖(c)，時間點T₂ 後上方的內插訊號已經切換至時脈訊號CLK₂ ，故時間點T₃ 、T₄ 時，讀取到的會是正確的時脈訊號CLK₂ 之值，因此時間點T₃ 、T₄ 時可以得到正確的內插時脈訊號CIS，但先前時間點T₂ 時造成的突波P已經產生且無法消除。此類的錯誤會使得內插時脈訊號CIS的有突波或不正常的衰減，而讓波形變得不正確。

為了解決這樣的問題，相關領域提出了一些解決方案，其中一種為先等切換完不同相位的時脈訊號一預定時間後，再產生內插時脈訊號。然而這樣的機制不僅處理速度較慢，而且需要分別控制切換和內插的動作，會使電路的設計更加複雜。

本發明之一目的為提供一相位內插裝置以及一相位內插方法，來避免習知技術中的突波問題。

本發明之一實施例揭露了一種相位內插裝置，包含：第一訊號產生電路，用以產生具有第一相位的第一訊號；第三訊號產生電路，用以產生具有第二相位的第三訊號；第四/第五訊號產生電路，在第一模式下產生具有第三相位的第四訊號，並在第二模式下不產生該第四訊號而產生具有該第二相位的第五訊號；以及相位內插器，在該第一模式下不以該第四訊號產生內插訊號，而在該第二模式下以該第一訊號、該第三訊號以及該第五訊號產生該內插訊號。

依據前述之實施例可以得到一種相位內插方法，但因其步驟可由前述實施例推得，故於此不再贅述。

根據前述之實施例，可預估用來執行內插的訊號相位而預先切換，可避免習知技術中的突波問題且不會降低處理速度。而且，藉由共用多工器和內插模組，可節省電路之面積。

第3圖繪示了根據本發明一實施例的相位內插裝置300的方塊圖。如第3圖所示，時脈訊號CLK₀ 、CLK₂ 、CLK₄ 、CLK₆ 、CLK₈ 分別具有偶相位P₀ 、P₂ 、P₄ 、P₆ 、P₈ ，而時脈訊號CLK₁ 、CLK₃ 、CLK₅ 、CLK₇ 、CLK₉ 分別具有奇相位P₁ 、P₃ 、P₅ 、P₇ 、P₉ 。相位內插裝置300包含了相位內插器301、多工器303、305、307以及309。 多工器303、305接收時脈訊號CLK₀ 、CLK₂ 、CLK₄ 、CLK₆ 、CLK₈ 而分別輸出第一時脈訊號CS₁ 和第二時脈訊號CS₂ 到相位內插器301。多工器307接收時脈訊號CLK₁ 、CLK₃ 、CLK₅ 、CLK₇ 、CLK₉ 而輸出第三時脈訊號CS₃ 到相位內插器301。多工器309接收時脈訊號CLK₁ 、CLK₃ 、CLK₅ 、CLK₇ 、CLK₉ 而在第一模式下輸出第四時脈訊號CS₄ 到相位內插器301，並於第二模式下輸出第五時脈訊號CS₅ 到相位內插器301。第三時脈訊號CS₃ 和第五時脈訊號CS₅ 具有相同的相位。相位內插器301在第一模式下不以第四時脈訊號CS₄ 內插時脈訊號CIS，而在第二模式下以第一時脈訊號CS₁ 、第二時脈訊號CS₂ 、第三時脈訊號CS₃ 和第五時脈訊號CS₅ 內插出內插時脈訊號CIS。在第一模式下，相位內插器301可以第一時脈訊號CS₁ 、第二時脈訊號CS₂ 、以及第三時脈訊號CS₃ 其中至少其二產生內插訊號。若相位內插裝置300不具有多工器305時，相位內插器301在第一模式下以第一訊號CS₁ 以及第三訊號CS₃ 來產生該內插訊號CIS。相位內插裝置300的詳細動作將於底下詳述。

相位內插器301可以包含各種不同的電路結構，第4A圖和第4B圖繪示了第3圖中相位內插器301的其中一示範性電路結構的電路圖。如第4A圖所示，相位內插器301包含了相位內插模組401、403、405以及407，每一相位內插模組均包含了反相器INV₁ 和INV₂ 以及開關SW₁ 和SW₂ ，利用開關SW₁ 和SW₂ 可決定要使用那些訊號來作為內插之用。相位內插模組401、403、405以及407的訊號輸出耦接在一起。第4B圖繪示了第4A圖更詳細的電路圖。在第4B圖中，每一相位內插模組包含了多個PMOSFET(金氧半場效電晶體， Metal-Oxide-Semiconductor Field-Effect Transistor)MP₁ 、MP₂ 、MP₃ 、MP₄ 以及NMOSFET MN₁ 、MN₂ 、MN₃ 、MN₄ 。這些PMOSFET和NMOSFET以串聯方式排列，且訊號輸出於MP₂ 和MN₁ 的接點，以及MP₄ 和MN₃ 的接點。其中第4B圖中的PMOSFET MP₁ 和NMOSFET MN₂ 形成了第4A圖中的反相器INV₁ ，而第4B圖中的PMOSFET MP₂ 和NMOSFET MN₁ 形成了第4A圖中的開關SW₁ 。同樣的，第4B圖中的PMOSFET MP₃ 和NMOSFET MN₄ 形成了第4A圖中的反相器INV₂ ，而第4B圖中的PMOSFET MP₄ 和NMOSFET MN₃ 形成了第4A圖中的開關SW₂ 。相位內插器的詳細結構以及動作方式為熟知此項技藝者所知悉，故於此不再贅述。

底下將舉例說明相位內插裝置300的運作方式，可同時參閱第3圖、第4A圖和第5圖來更為了解本發明之內容。在第5圖所示的例子中，是假設第一時脈訊號CS₁ 具有相位P₀ (即此時第3圖的多工器303輸出時脈訊號CLK₁ 做為第一時脈訊號CS₁ )、第二時脈訊號CS₂ 具有相位P₀ 、第三時脈訊號CS₃ 具有相位P₁ ，第四時脈訊號CS₄ 具有相位P₉ ，且第五時脈訊號CS₄ 具有相位P₁ 來做說明，但並不表示用以限定本發明。第5圖中的參數00、01、11、10分別表示了內插模組401、403、405和407的導通狀態。以第4A圖中的內插模組401為例，當其狀態為00時則表示開關SW₁ 和SW₂ 均不導通。相反的，當其狀態為11時則表示開關SW₁ 和SW₂ 均導通。狀態10則表示電路開關SW₁ 導通、開關SW₂ 不導通。狀態01則表示電路開關SW₁ 不導通、開關SW₂ 導通。

請再參閱第5圖，如第5圖中的狀態A所示，導通模組401、 403、405和407的導通狀態分別為11、11、00、00，此時內插時脈訊號CIS的相位為。多工器309之輸出為具有相位P₉ 的第四時脈訊號CS₄ ，且未用來產生內插時脈訊號CIS。因此，此時第四時脈訊號CS₄ 為一種閒置(idle)的狀態，但亦可為其他電路使用。而在第5圖中的狀態B，導通模組401、403、405和407的導通狀態分別為01、11、10、00，內插時脈訊號CIS的相位為。此時多工器309之輸出為具有相位P₉ 的第四時脈訊號CS₄ ，且多工器309之輸出未用來產生內插時脈訊號CIS。而在狀態C，導通模組401、403、405和407的導通狀態分別為00、11、11、00，內插時脈訊號CIS的相位為。此時多工器309之輸出仍為具有相位P₉ 的第四時脈訊號CS₄ 。此狀態下，相位內插器301中的控制電路302會依據所儲存的相位順序(將於第6圖中詳述)來預估下一個內插時脈訊號CIS的相位應是，須使用到兩個具有相位P1的時脈訊號來產生內插時脈訊號CIS，因此會讓多工器309停止輸出第四時脈訊號CS₄ ，改為輸出第五時脈訊號CS₅ 。

在狀態D時，導通模組401、403、405和407的導通狀態分別為00、01、11、10，此時導通模組407所接收的訊號已是具有相位P₁ 的第五時脈訊號CS₅ ，因此內插時脈訊號CIS的相位為。狀態E則和狀態C相同，導通模組401、403、405和407的導通狀態分別為00、11、11、00，此時導通模組407所接收的訊號仍是具有相位P₁ 的第五時脈訊號CS₅ ，因此內插時脈訊號CIS 的相位為。於此情況下，控制電路302可預估下一個內插時脈訊號CIS的相位應為，不須使用兩個具有相位P₁ 的時脈訊號來產生內插時脈訊號CIS，因此會讓多工器309停止輸出第五時脈訊號CS₅ ，改為輸出第四時脈訊號CS₄ 。須注意的是，前述之狀態順序當可任意調換或更動，不須依循第5圖中的排列。

第6圖繪示了用以產生內插訊號之時脈訊號的相位順序之示意圖。第6圖中的狀態1、2、3、4分別對應了第5圖中的狀態A、B、C、D，第6圖中深色標示的部份即為用來產生內插時脈訊號的相位。然而，第6圖中狀態4之後的狀態和第5圖中的狀態D之後的狀態並不相同，在第5圖的狀態E，內插模組407接收之時脈訊號的相位會從P₁ 變成P₉ ，但在第6圖的狀態5中，內插模組407接收之時脈訊號的相位仍為P₁ 。也就是說，用以產生內插訊號之時脈訊號的相位順序是可以隨意更改的。而經由這樣的配置，可讓控制電路預估出下一階段會使用到何種相位，而決定是否切換相位。舉例來說，當欲將第6圖的狀態8切換至狀態9時，在狀態8可預估於下一狀態，導通模組405所輸出的時脈訊號均不會用來內插，因此可將多工器309的輸出從具有相位P₁ 的時脈訊號切換至具有相位P₃ 的時脈訊號。根據第5圖和第6圖的實施例，可了解各狀態的先後次序並非固定的，因此可預先設定用以產生內插訊號之時脈訊號的相位順序，並根據現今的相位順序來預估下一個相位順序並據以決定是否要切換多工器的輸出。

也請留意，本發明之範圍不受限於前述之實施例。舉例 來說，相位內插裝置300不受限於使用在時脈訊號上。而且，在第5圖的實施例中，亦不限制必須要存在著兩個具有同樣相位的時脈訊號(例如CS₁ 和CS₂ )，也就是第3圖中的相位內插裝置300可僅具有多工器303、307和309而不具有多工器305。此外，第3圖中的多工器303、305、307和309不限制於只能接收奇相位或只能接收偶相位其中一種。而且，多工器303、305、307和309可被其他訊號產生電路取代，亦即只要能產生具有所須相位的訊號給相位內插器的電路，均應在本發明的範圍之內。此外，前述之預估下一個用以產生內插訊號之時脈訊號的相位之步驟，可運用預先儲存相位順序之外的方式來達成。第5圖第6圖的相位順序當可依據不同需要而任意變化，不以第5圖和第6圖所示的實施例為限。

根據前述之實施例，可得到一種相位內插方法，如第7圖所示般包含了下列步驟：

步驟701產生具有第一相位的第一訊號(如CS₁ )。

步驟703產生具有第二相位的第三訊號(如CS₃ )。

步驟705在第一模式下產生具有第三相位的第四訊號(如CS₄ )，而在第二模式下不產生第四訊號而產生具有該第二相位的第五訊號(如CS₅ )。

步驟707在第一模式下不以第四訊號產生內插訊號(如第5圖的狀態A、狀態B、狀態C)，而在第二模式下以第一訊號、第三訊號以及第五訊號產生內插訊號(如第5圖的狀態D)。

根據前述之實施例，可預估用來執行內插的訊號相位而預先切換，可避免習知技術中的突波問題且不會降低處理速度。而且，藉由共用多工器和內插模組，可節省電路之面積。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、300‧‧‧相位內插裝置

101、301‧‧‧相位內插器

302‧‧‧控制電路

103、105、303、305、307、309‧‧‧多工器

401、403、405、407‧‧‧內插模組

MP₁ 、MP₂ 、MP₃ 、MP₄ ‧‧‧PMOSFET

MN₁ 、MN₂ 、MN₃ 、MN₄ ‧‧‧NMOSFET

第1圖繪示了習知技術之相位內插裝置之方塊圖。

第2圖繪示了習知技術中，產生內插訊號時產生突波之示意圖。

第3圖繪示了根據本發明一實施例的相位內插裝置的方塊圖。

第4A圖和第4B繪示了第3圖中相位內插器的其中一示範性電路結構的電路圖。

第5圖繪示了根據本發明之實施例的相位內插裝置之運作示意圖。

第6圖繪示了用以產生內插訊號之時脈訊號的相位順序之示意圖。

第7圖繪示了根據本發明一實施例的相位內插方法的流程圖。

300‧‧‧相位內插裝置

301‧‧‧相位內插器

302‧‧‧控制電路

303、305、307、309‧‧‧多工器

Claims (13)

1. 一種相位內插裝置，包含：一第一訊號產生電路，用以產生具有一第一相位的一第一訊號；一第三訊號產生電路，用以產生具有一第二相位的一第三訊號；一第四/第五訊號產生電路，在一第一模式下產生具有一第三相位的一第四訊號，並在一第二模式下不產生該第四訊號而產生具有該第二相位的一第五訊號；以及一相位內插器，在該第一模式下不以該第四訊號產生一內插訊號，而在該第二模式下以該第一訊號、該第三訊號以及該第五訊號產生該內插訊號。
2. 如申專利範圍第1項所述之相位內插裝置，其中該相位內插器，在該第一模式下以該第一訊號以及該第三訊號來產生該內插訊號。
3. 如申專利範圍第1項所述之相位內插裝置，更包含：一第二訊號產生電路，用以產生具有該第一相位的一第二訊號；其中該相位內插器，在該第一模式下以該第一訊號、該第二訊號、以及該第三訊號其中至少其二產生該內插訊號，而在該第二模式下以該第一訊號、該第二訊號、該第三訊號以及該第五訊號產生該內插訊號。
4. 如申專利範圍第1項所述之相位內插裝置，更包含一控制電路，用以預估該相位內插器是否需要使用該第五訊號來產生該內插訊號，若判斷該相位內插器需要使用該第五訊號來產生該內插訊號，則在該相位內插器產生該內插訊號前，提前讓該第四/第五訊號產生電路不產生該第四訊號而產生該第五訊號。
5. 如申專利範圍第4項所述之相位內插裝置，其中該相位內插裝置儲存了用來產生該內插訊號的時脈訊號之相位順序，並根據該相位順序來預估該相位內插器是否需要使用該第五訊號。
6. 如申專利範圍第1項所述之相位內插裝置，其中該第一相位為奇相位和偶相位其中之一相位，而該第二、第三相位為奇相位和偶相位其中之另一相位。
7. 如申專利範圍第6項所述之相位內插裝置，其中該第一訊號產生電路、該第三訊號產生電路以及該第四/第五訊號產生電路為多工器，其中該第一訊號產生電路所接收的訊號均為具有偶相位的訊號、該第三訊號產生電路以及該第四/第五訊號產生電路所接收的訊號均為具有奇相位的訊號。
8. 一種相位內插方法，包含：產生具有一第一相位的一第一訊號；產生具有一第二相位的一第三訊號； 在一第一模式下產生具有一第三相位的一第四訊號，而在一第二模式下不產生該第四訊號而產生具有該第二相位的一第五訊號；以及在該第一模式下不以該第四訊號產生一內插訊號，而在該第二模式下以該第一訊號、該第三訊號以及該第五訊號產生該內插訊號。
9. 如申專利範圍第8項所述之相位內插方法，其中該相位內插器，在該第一模式下以該第一訊號以及該第三訊號來產生該內插訊號。
10. 如申專利範圍第8項所述之相位內插方法，更包含：產生具有該第一相位的一第二訊號；以及在該第一模式下以該第一訊號、該第二訊號以及該第三訊號產生該內插訊號，而在該第二模式下以該第一訊號、該第二訊號、該第三訊號以及該第五訊號產生該內插訊號。
11. 如申專利範圍第8項所述之相位內插方法，更包含：預估是否需要使用該第五訊號來產生該內插訊號；以及若判斷需要使用該第五訊號，則在產生該內插訊號前，提前停止產生該第四訊號而產生該第五訊號。
12. 如申專利範圍第11項所述之相位內插方法，更包含：儲存用來產生該內插訊號的時脈訊號之相位順序；以及根據該相位順序來預估是否需要使用該第五訊號來產生該內插訊號。
13. 如申專利範圍第8項所述之相位內插方法，其中該第一相位為奇相位和偶相位其中之一相位，而該第二、第三相位為奇相位和偶相位其中之另一相位。