JP6236941B2 - モータの可変速駆動装置 - Google Patents

Description

本発明は、電圧形ＰＷＭインバータでモータを可変速駆動する装置に係り、特にインバータからモータまでのケーブル配線長が長い場合、ＰＷＭのスイッチング時に生じるサージ電圧でモータ巻線が絶縁劣化するのを防止する回路に関する。

（１）サージ電圧の発生原理
電圧形ＰＷＭインバータは、ＩＧＢＴ等の半導体パワースイッチング素子を用いて、直流電圧を高速スイッチングすることにより、出力端子にパルス状の電圧を連続して出力する。

パルス電圧はインバータとモータを接続するケーブルを通してモータ巻線へと伝播させるため、ケーブルのインダクタンスと静電容量の分布成分と、モータ巻線の端子部の静電容量成分が介在する。インバータがステップ状に変化する電圧を出力した場合に、この電圧成分がケーブルを伝播し、モータ端子で反射することによりサージ電圧が発生する。この反射現象は図１１に例を示すように、インバータの直流電圧をＥｄとすると、サージ電圧の大きさは通常２×Ｅｄとなる。

（２）ＰＷＭ出力回路
従来のＰＷＭインバータの回路構成例を図１２に示す。電圧指令演算部Ａは、３相出力電圧指令を演算する。キャリア生成器Ｂは、三角波キャリア波形を生成する。ＰＷＭ演算器Ｃは、３相出力電圧指令とキャリア波形を入力し、電圧指令とキャリア波形の大小関係を比較することによって３相ＰＷＭ波形を出力する。デッドタイム生成器Ｄは、ＩＧＢＴ等のスイッチング素子の上下アーム短絡を防止するために、各相のＰＷＭ波形にデッドタイムを付加した、上下アームのＯＮ／ＯＦＦ指令パルスを出力する。ゲート制御回路Ｅは、デッドタイム生成器Ｄより上下アームのＯＮ／ＯＦＦ指令を入力し、絶縁や電圧増幅を行ってインバータ主回路Ｆのスイッチング素子のゲートをコントロールする。以上の回路により、各相のスイッチング素子は直流電圧ＥｄをスイッチングしたＰＷＭパルス電圧をモータＧへ出力する。

（３）制御率が高い場合のＰＷＭ出力波形
ＰＷＭ変調は電圧指令値と、通常は三角波形のキャリアとを比較して、擬似正弦波状のパルス波形を出力する。通常のＰＷＭ制御ではインバータの制御率が高い場合（電圧指令が０またはＥｄ近傍の場合）に、例えば図１３に示すようにパルス幅が極めて短い電圧を出力する。

（４）通常よりも大きなサージ電圧が発生する原理
インバータから出力するパルス電圧の伝播時間Ｔは、ケーブルのインダクタンスと静電容量から決まる。図１４はインバータ端子電圧（太線）とモータ端子電圧（太線）の波形例である。図１４において、
（ａ）インバータの端子電圧がＥｄから０に変化した場合（点線）
前述の反射の結果、時間２Ｔ後にモータ端子に−Ｅｄの電圧がかかる（点線）。

（ｂ）時刻２Ｔにインバータの端子電圧が０からＥｄに変化した場合（一点鎖線）
さらに、時間２Ｔ後（時刻４Ｔ）に２×Ｅｄの電圧がモータ端子にかかる（一点鎖線）。

（ｃ）上記の（ａ）のパルスの２Ｔ時間後に（ｂ）のパルスが発生した場合
最初の（ａ）の効果によりモータ端子電圧が−Ｅｄの状態の時に、（ｂ）のようにインバータ出力が＋Ｅｄになると、モータ端子にはあたかも−Ｅｄから＋Ｅｄ（電位差＋２Ｅｄ）のステップ電圧が入力されたものと等価になる。そのため、反射の影響に＋２Ｅｄ分だけ発生するため、モータの端子に最大３×Ｅｄの電圧が発生する。

つまり、パルス電圧のケーブルの伝播遅延時間とモータの静電容量により共振する周波数の１／２時間の和と、ＰＷＭ出力のパルス幅が等しくなると、モータ端子にインバータの直流電源電圧の３倍程度の電圧が発生することになる。

このような過大なサージ電圧はモータの絶縁に過大なストレスを与え、モータの絶縁劣化が通常よりも早くなるという問題がある。

（５）従来のサージ電圧抑制方法
上記のようなサージ電圧を抑制するため、相電圧の波高値近傍で出力電圧のパルス幅が狭くなる期間では、パルス幅がより広くなるように制限し、さらにこの制限したパルス幅においても出力電圧の変化を従来とほぼ同じにするために当該相の上アームまたは下アームをＰＷＭ演算の１周期の間オンさせる方法が提案されている（例えば、特許文献１参照）。

また、サージ電圧を抑制する他の方法として、特許文献２に記載の方法が提案されている。

特開２００４−１２９４０５号公報 特開２００７−２９５６４９号公報

従来のサージ電圧抑制方法は、相電圧指令値の正負の波高値近傍でその値が大きいほうから順に複数の電圧パターンに分割し、この電圧パターンの選択信号をＰＷＭ制御ブロックに与え、この選択信号に応じて上下アームのオンパルス生成回路からのオンパルスを選択し、この選択したパルスを使ってＰＷＭ演算を行いインバータのＰＷＭゲート信号を発生している。

この従来方法では、各相電圧が波高値近傍では相電圧に代えてオンパルス信号をＰＷＭ演算器の入力とし、波高値近傍を除く期間では相電圧をＰＷＭ演算器の入力とし、ＰＷＭ演算器ではその入力とキャリア信号との比較によりＰＷＭゲート信号を生成する。

このため、オンパルス生成回路や選択器および同期信号処理回路など複雑で高価な回路構成になる。また、選択器におけるパルス切換え動作にノイズ等が発生しやすく、このノイズで幅の狭いパルスがＰＷＭ演算器の出力として現れると、インバータの出力にサージ電圧を発生させてしまう。

この課題に対して特許文献２では、ＰＷＭ演算器のＰＷＭ出力のパルス幅が最小パルス幅の設定値よりも短い場合に、単安定マルチバイブレータのような時間を計測する回路手段を利用して、パルス幅を延長させて最小パルス幅を制限することで、サージ電圧の発生を抑制し、さらに、パルス幅を延長したとき、ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を、パルス幅を延長した後のパルスの幅を同じ分だけ補正することで、ＰＷＭ出力電圧の実効値と指令電圧をほぼ等しくする方法によって解決している。

ここで、特許文献２におけるスイッチング停止期間とその補正方式を説明する図１５のように、出力電圧の過変調状態など制御率が高い場合に、ある相の正弦波状の電圧指令は頂上付近で、１周期の１／６（位相６０°）程度スイッチングが停止する期間が発生する。

このスイッチング停止の直前に特許文献２の実施形態１と実施形態２の回路でパルス幅を延長した場合、電圧誤差補償用のカウンタには補正分を保持したまま位相が６０°程度進んでから補正しようとする。

電圧誤差補正は短期間内に動作することにより効果があるのであって、このように補正を位相約６０°も隔ててから行っても逆に電圧外乱になるだけである。

本発明の目的は、上記の課題を解決したモータの可変速駆動装置を提供することにある。

本発明は上記課題を解決するため、ＰＷＭ出力のパルス幅を延長したのち、ＰＷＭのスイッチング動作が比較的長い期間休止する場合に、ＰＷＭ指令とＰＷＭ出力のパルス幅の差分をインバータの電圧指令にフィードバックし、他相の電圧指令を補正することで、パルス幅を延長したことによる電圧外乱を補正する。

以上のことから、本発明は以下の構成を特徴とする。すなわち、
正弦波の電圧指令と三角波キャリア信号とを比較してＰＷＭ波形のＰＷＭ指令を発生するＰＷＭ演算器と、このＰＷＭ演算器のＰＷＭ指令に従ってゲート制御されるインバータ主回路とを備え、このインバータ主回路のＰＷＭ出力でモータを可変速駆動する装置において、
前記ＰＷＭ演算器のＰＷＭ指令のパルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、前記インバータ主回路のＰＷＭ出力の最小パルス幅を制限する最小パルス幅制限回路と、
ＰＷＭのスイッチング動作が前記電圧指令の１周期の１／６程度の期間休止する状態を示す、インバータ制御器から得られるスイッチング休止期間信号が、休止期間ではない状態に変化したことを検出するオフ状態検出回路と、
前記スイッチング休止期間信号が示すスイッチング休止期間において、前記最小パルス幅制限回路でパルス幅を延長したときの前記ＰＷＭ指令に対するＰＷＭ出力のパルス遅延量を計測し、前記オフ状態検出回路によって、スイッチング休止期間ではない状態に変化したことが検出されたときに、前記計測されたパルス遅延量を、ＰＷＭ指令信号のハイレベル又はローレベルに応じて設定された零以外の設定量にリセットする機能を有したパルス遅延補正カウンタと、
三角波キャリア信号のキャリア頂点を示すキャリア頂点信号を入力し、前記スイッチング休止期間中の１番目に入力されるキャリア頂点のタイミングで、装置によってＰＷＭ指令に対してＰＷＭ出力が遅れる遅延クロック数の１／２に設定したキャリア遅延量を、前記パルス遅延補正カウンタの計数値に加算して、パルス遅延幅を示す遅延補正量データを演算する遅延補正量データ演算回路と、
前記スイッチング休止期間中の２番目に入力されるキャリア頂点のタイミングで、前記演算された遅延補正量データを前記電圧指令にフィードバックして、他相の電圧指令を補正する電圧指令補正回路と、を備える。

制御率が高い場合はＰＷＭスイッチングが位相６０°程度起こらなくなるので、その相の出力電圧のずれを補正することができない。その場合に他相の電圧指令を補正することで、パルス幅を延長したことによる電圧外乱を補正する効果がある。

具体的には、パルス幅を延長した場合の補正分を電圧指令にフィードバックし、その相のスイッチングが比較的長く停止する場合は、他相の電圧指令を補正することによって、パルス幅を延長したことによる電圧外乱を補正することができる。

回路構成上では、ＰＷＭ演算器の出力になるＰＷＭ波形に対して、少しのカウンタ回路、論理回路でパルス幅を制限する構成で済む。また、最小パルス幅制限した後のＰＷＭ指令でインバータ主回路のゲート制御信号を生成するため、ＰＷＭ演算器等において幅の狭いノイズが発生した場合にもこのノイズによりサージ電圧が発生することはない。

本発明の実施形態例によるモータの可変速駆動装置の構成図。 本発明の実施形態例における最小パルス幅制限部と電圧指令補正部の詳細を示す回路図。 本発明の実施形態例によるモータの可変速駆動装置のブロック図。 本発明の実施形態例によるスイッチング休止期間を決定する方法の説明図。 本発明の実施形態例によるスイッチング休止期間を決定した電圧指令の波形図。 本発明の実施形態例における最小パルス幅制限回路の動作タイムチャート。 本発明の実施形態例におけるパルス幅補正回路の動作タイムチャート。 本発明の実施形態例において、スイッチング休止期間に電圧指令を上限に張り付けた場合の動作タイムチャート。 本発明の実施形態例において、スイッチング休止期間に入った時点の動作タイムチャート。 本発明の実施形態例において、スイッチング休止期間に電圧指令を下限に張り付けた場合の動作タイムチャート。 インバータ出力におけるサージ発生の波形図。 従来のＰＷＭインバータの一例を示す回路構成図。 幅が短いパルスを含むＰＷＭの波形図。 インバータ端子電圧とモータ端子電圧の波形図。 スイッチング停止期間とその補正方式の説明図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図１は、本実施形態を示す回路構成図である。インバータ主回路１０１は、直流電圧Ｅｄを直流電源とし、例えばＩＧＢＴをスイッチング素子とした各スイッチのゲート制御によりＵ，Ｖ，Ｗ相の３相出力を得てモータ１０２を可変速駆動する。

電圧指令演算部１０３は、モータ１０２の速度制御系（図示省略）から与えられる速度制御指令に応じて、周波数と振幅を調節した正弦波の電圧信号を発生する。キャリア生成器１０４は電圧指令演算部１０３からの正弦波出力の数倍（例えば６倍）の周波数の三角波信号を生成する（同期ＰＷＭ方式）、あるいは、通常は１〜１５ＫＨｚの固定周波数の三角波を生成する（非同期ＰＷＭ方式）。

ＰＷＭ演算器１０５は電圧指令演算部１０３からの正弦波信号とキャリア生成器１０４からのキャリア信号の振幅比較によってＰＷＭ出力を得る。

最小パルス幅制限部１０６は、後に詳細に説明するように、ＰＷＭ演算器１０５のＰＷＭ出力の最小パルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、ＰＷＭ出力のパルス幅がある設定幅以下にならないように制限する最小パルス幅制限回路と、前記パルス幅を延長した後のパルスの幅を、前記最小パルス幅延長による前記ＰＷＭ指令およびＰＷＭ出力のパルス幅の差分と同じ分だけ補正するパルス幅補正回路とを備えている。

デッドタイム生成器１０７は、最小パルス幅制限部１０６を通したＰＷＭ信号のデッドタイムを生成する。ゲート制御回路１０８はデッドタイム生成器１０７を通したＰＷＭ信号によってインバータ主回路１０１の各相のゲート信号を生成および増幅して各スイッチング素子のオン・オフ制御出力を得る。

１１０は、前記最小パルス幅制限部１０６によるパルス幅の延長が行われた後、パルス幅休止期間検出器１０９からパルス幅の休止期間に入ったことを示す信号が入力されると、ＰＷＭ指令およびＰＷＭ出力のパルス幅の差分を電圧指令の補正量として出力する電圧指令補正部である。前記電圧指令補正部１１０の補正出力は他の相の電圧指令を補正するためにフィードバックされる。

前記最小パルス幅制限部１０６内の最小パルス幅制限回路は、入力のＰＷＭ波形が変化した場合、最小パルス幅時間Ｔｍｉｎ経過するまでその変化した状態が再度変化しないように制限する。これにより、特に電圧指令の波高値付近で発生するパルスの最小幅を最小パルス幅時間Ｔｍｉｎ以上に広くする。

また、最小パルス幅時間はケーブルとモータにより生じる伝播時間や共振周波数の変化に応じて、可変設定できるようにしておき、最小パルス幅制限回路により電圧指令とＰＷＭパターンが一致しない期間を最小限にするよう調整する。

前記最小パルス幅制限回路により最小パルス幅を制限した場合、パルス幅が削られる、あるいは延長されることによって、ＰＷＭ出力の電圧成分が電圧指令に一致しなくなる恐れがある。つまり前記パルス幅の延長により電圧外乱を発生させてしまう恐れがあり、このパルス幅延長による誤差電圧成分を補正するために、図１の最小パルス幅制限部１０６はパルス幅補正回路を備えている。

ここで、出力電圧の過変調状態など制御率が高い場合に、ある相の正弦波状の電圧指令は頂上付近で、１周期の１／６（位相６０°）程度スイッチングが停止する期間が発生する。

このスイッチング停止の直前に最小パルス幅制限部１０６の最小パルス幅制限回路がパルス幅を延長した場合、最小パルス幅制限部１０６のパルス幅補正回路は、前記位相が６０°程度進んでから補正しようとする。

電圧誤差補正は短期間内に動作することにより効果があるのであって、このように補正を位相約６０°も隔ててから行っても逆に電圧外乱になるだけである。

そこで、本実施形態例では、図１の電圧指令補正部１１０によって、パルス幅を延長した場合の補正分を電圧指令演算部１０３にフィードバックし、その相のスイッチングが比較的長く停止する場合は、他相の電圧指令を補正することによって、パルス幅を延長したことによる電圧外乱を補正する。

次にＰＷＭのスイッチング休止期間について説明する。

図４は、三角波キャリアと３相電圧指令（Ｖｕ´，Ｖｖ´，Ｖｗ´）のタイミングチャートの一例である。三角波キャリア周波数は一般的に１〜１０ｋＨｚ程度、３相電圧指令の周波数は０〜２００Ｈｚ程度の範囲であることが多く、キャリア周波数４ｋＨｚ、電圧指令周波数５０Ｈｚあるいは６０Ｈｚであることが多い。

スイッチング休止期間は６０°毎に切り替わるので、その周波数は３００Ｈｚあるいは３６０Ｈｚである。キャリア４ｋＨｚと比較すると、スイッチング休止期間に、５０Ｈｚの場合は４０００÷３００から約１３個、６０Ｈｚの場合は４０００÷３６０から約１１個、キャリアの頂点がある。

ＰＷＭ出力を、電圧指令と三角波キャリアの大小比較によって作成する場合、キャリアの増加中あるいは減少中に１回ＰＷＭ出力のＯＮ／ＯＦＦ変化（スイッチング）が起こるため、スイッチング休止期間は１１〜１３回程度の長い期間スイッチングが起こらないことになる。パルス幅補正をそのような長い期間を経た後に実施することは電圧外乱になる。

スイッチング休止期間を決定する方法の１つは、出力電圧の位相に同期させることである。スイッチングを休止させる方法は、その休止する相の電圧指令を上限あるいは下限にはりつけることである。

以上をまとめて下記の表１に示す。ここではＵ相電圧指令の位相（θ）を基準に記述しているが、これをＶ相やＷ相に置きかえてもよい。スイッチング休止期間に応じて出力されるスイッチング休止信号も合わせて記載する。

上記は相電圧の進み方向がＵ→Ｖ→Ｗの場合であるが、逆の場合（Ｕ→Ｗ→Ｖ）の場合は例えば下記の表２のようになる。つまり位相に対して上下が逆になる。

図５は、図４中の電圧指令Ｖｕ´，Ｖｖ´，Ｖｗ´を見やすくするために、キャリア波形を削除したものである。

次に、図１の最小パルス幅制限部１０６および電圧指令補正部１１０をデジタル回路で構成した例を図２とともに説明する。図２は１相分の回路であり、３相の場合にはこれを３回路分実装する。

図２において、カウンタ１、Ｄ型フリップフロップ２、レジスタ３、セレクタ４、ＥＸＯＲ５、ＡＮＤ６によって図１の最小パルス幅制限部１０６の最小パルス幅制限回路が構成され、カウンタ１１、Ｄ型フリップフロップ１２、ＡＮＤ１３、ＡＮＤ１４によって図１の最小パルス幅制限部１０６のパルス幅補正回路が構成され、Ｄ型フリップフロップ３１、ＡＮＤ３２、スイッチ３３によって図１の電圧指令補正部１１０が構成されている。

カウンタ１は、ＰＷＭ出力の変化防止期間を計測するダウンカウンタであり、各端子は以下の入出力信号になる。

Ｄ：最小パルス幅時間に相当する複数ｂｉｔのディジタルデータ入力端子
ＬＤ：Ｄのデータを内部レジスタにロードするタイミングを指令する入力端子
ｅｎ：カウントダウンイネーブル入力端子
Ｑｂ＝０：内部カウンタ＝０の時に１を出力するレジスタ出力端子
ｃｋ：クロック入力
このカウンタ１は、以降、最小パルス幅カウンタと称することもある。

Ｄ型フリップフロップ２は、ＰＷＭ出力用の波形整形用であり、前回の出力値を保持する機能もある。各端子はＤ：入力、Ｑ：出力、ｃｋ：クロック入力となる。

レジスタ３は、ＰＷＭ出力用の前々回値保持用Ｄ−ＦＦ（Ｄ型フリップフロップ）であり、ＰＷＭの変化を検出するための遅延を得る。各端子はＤ：入力、Ｑ：出力、ｃｋ：クロック入力となる。

セレクタ４は、パルス幅の狭いＰＷＭ出力を防止するための、ＰＷＭ入力とＰＷＭ出力の前回保持値を選択するセレクタである。

ＥＸＯＲ５は、Ｄ型フリップフロップ２およびレジスタ３の出力の変化を出力する排他的論理和である。

ＡＮＤ６は、セレクタ４の選択信号生成用論理積回路であり、ＥＸＯＲ５とカウンタ１の動作遅延にＰＷＭ指令が変化した場合、誤動作防止用の出力変化防止機能も有する。

カウンタ１１は、ＰＷＭ入力とＰＷＭ出力の誤差を計測および補正するためのタイマカウンタであり、以降はパルス遅延補正カウンタと称することもある。このカウンタ１１は、ｕｐ端子入力値が１（Ｈｉｇｈ）の時は内部カウンタがカウントアップし、ｄｏｗｎ端子入力値が１（Ｈｉｇｈ）の時は内部カウンタがカウントダウンする。ｕｐおよびｄｏｗｎ両方の端子ともに入力が０の時は内部カウンタの値を同じ値に維持する。

また、ＬＤ＋端子にＨｉｇｈ信号が入力された時点で内部カウンタを＋２（表１、表２の上限張りつけの場合）、ＬＤ−端子にＨｉｇｈ信号が入力された時点で内部カウンタを−２（表１、表２の下限張りつけの場合）にリセットする機能を持つ。

Ｄ型フリップフロップ１２は、ＰＷＭ指令を波形整形するＤ−ＦＦ（動作イネーブルＨ信号ｅｎ付き）であり、以降では、ＰＷＭ中間レジスタと称することもある。また、カウンタ１１，Ｄ型フリップフロップ１２はともに、ｃｋ端子にクロックを入力し、入力クロックのＵｐエッジで動作する。

ＡＮＤ１３は、ＰＷＭ指令が「Ｈ」かつＰＷＭ出力が「Ｌ」の誤差期間を検出する論理積回路である。

ＡＮＤ１４は、ＰＷＭ指令が「Ｌ」かつＰＷＭ出力が「Ｈ」の誤差期間を検出する論理積回路である。

レジスタ２１はカウンタのｂｉｔ数に相当するＤ型フリップフロップで構成されたレジスタであり、Ｄ入力にパルス遅延補正カウンタ１１のカウント値Ｑａを入力し、キャリア頂点信号をレジスタ２１のｅｎ入力とする。このレジスタ２１は、以降、パルス遅延幅レジスタと称することもある。

これにより、キャリア頂点のタイミングのみでレジスタ２１の出力Ｑは入力Ｄ、すなわちカウント値Ｑａを出力し、それ以外の時は値を保持する。この読み出されたカウント値Ｑａは図１のルートを通って、電圧指令演算部１０３に補正量としてフィードバックされる。また、フードバックと同時にカウンタ１１のカウント値Ｑａをクリアして、不要な補正を行わないようにしている。

前記図１のパルス幅休止期間検出器１０９がレジスタ２１に相当し、電圧指令補正部１１０がパルス幅補正量（パルス遅延幅）の読み出しと電圧指令補正およびカウンタ１１のクリアを行う（ｃｌｒ）。

図２のＤ型フリップフロップ３１は、スイッチング休止信号が入力端子Ｄに入力され、入力信号に対する前回の出力値を保持する機能をもつ。

ＡＮＤ３２は、その反転入力端子にスイッチング休止信号が入力され、非反転入力端子にはＤ型フリップフロップ３１のＱ出力が入力される論理積回路である。

前記Ｄ型フリップフロップ３１およびＡＮＤ３２によってスイッチング休止信号のＯＦＦ状変を検出している。

スイッチ３３は、一端側がＡＮＤ３２の出力端に接続され、他端側がＰＷＭ入力信号のＨｉｇｈかＬｏｗかに応じて、カウンタ１１のＬＤ＋端子又はＬＤ−端子に切り替わるスイッチである。

前記スイッチング休止信号は、インバータ制御器から出力される、ＰＷＭのスイッチング動作が所定の休止期間に入ったことを示す信号（表１、表２）である。

次に、最小パルス幅制限部１０６の最小パルス幅制限回路の動作を図６のタイムチャートとともに説明する。

図６は、図２のデジタル回路の各部の信号を表しており、上段から下段にかけて、クロック信号ｃｋ、セレクタ４の入力Ａ（ＰＷＭ入力）、Ｄ型フリップフロップ２の出力Ｑ（ＰＷＭ出力）、Ｄ型フリップフロップ３の出力Ｑ（ＰＷＭ出力）、ＥＸＯＲ５の出力（ＰＷＭ変化）、ＡＮＤ６の出力（セレクタ４の制御信号）、最小パルス幅カウンタ１のＤ端子に入力される最小パルス幅を各々示している。

ｔ１：ＰＷＭ入力も出力も「Ｌ」の状態から、ＰＷＭ入力が「Ｈ」に変化
ｔ２：Ｄ型フリップフロップ２により出力が変化
ｔ３：ＰＷＭ出力変化をＥＸＯＲ５により検出、カウンタ１の内部レジスタにＤ入力を初期設定する。

ｔ４：ｔ３〜ｔ４の期間ではセレクタ４はＢ入力側を選択し、ｔ４にてカウンタ１が零になると、入力を有効にする。ｔ４の時点では、入力信号はｔ１の変化以降同じ状態を維持しているので、ＰＷＭ出力はｔ４時刻では変化しない。

ｔ５，ｔ６，ｔ７：ｔ１，ｔ２，ｔ３のＰＷＭ指令が「Ｌ」に変化したものに相当
ｔ８：パルス幅の狭いパルスの最初の変化が入力
ｔ９：ｔ２と同様にＰＷＭ出力が変化
ｔ１０：ｔ３と同様にＰＷＭ出力変化をＥＸＯＲ５により検出、カウンタ１の内部レジスタにＤ入力を初期設定する。

ｔ１１：ＰＷＭ入力パルスが「Ｌ」に変化。しかしＳＥＬ制御信号（ＡＮＤ６の出力）が「Ｂ選択」のため、ＰＷＭ出力はそのまま保持されつづける。

ｔ１２：カウンタ１の出力＝０になり、ＳＥＬ制御信号（ＡＮＤ６の出力）が「Ａ選択」になり、ＰＷＭ入力が出力に反映される。ｔ１１〜ｔ１２の期間が細かいパルス幅を最小パルス幅に広げる動作に相当する。

ｔ１３、ｔ１４：ｔ９、ｔ１０に相当し、さらに細かいパルスが発生しないように制限のためのカウンタが動作する。

最小パルス幅カウンタ１は、ダウンカウンタであり、最小パルス幅設定値をＤ端子に入力し、ＬＤ端子がＨ（Ｈｉｇｈ）の時のみＤ端子の入力値を内部カウンタの開始値に設定する。ｅｎ端子がＨの時のみカウント動作を行って、１クロック毎に内部カウント値Ｑｂを１ずつ減らす。内部カウンタ値＝０の時のみＨを出力し、それ以外の時はＬ（Ｌｏｗ）を出力する。

Ｄ型フリップフロップ２、レジスタ３はＤラッチであり、クロックが入力した時のＤ端子入力値をラッチする。つまり、レジスタに保存する。レジスタ３は信号を１クロック遅延させるために使用している。

実際には、ＰＷＭ出力のエッジ変化時にカウンタ１のＱｂに最小パルス幅設定値がセットされるまで１クロックかかるので、ＰＷＭのパルス幅が１クロックの場合には、この最小ＯＮパルス制限が正常に動作しないため、これを防止するためこの１クロック間にＰＷＭ出力のエッジが変化しないように、ＡＮＤ回路６にＥＸＯＲ５の反転信号を入力して対策している。

次に最小パルス幅制限部１０６のパルス幅補正回路の動作を図７のフローチャートとともに説明する。

図７は、図２のデジタル回路の各部の信号を表しており、上段から下段にかけて、ＰＷＭ入力、ＰＷＭ中間レジスタ１２のＱ出力、ＰＷＭ出力（Ｄ型フリップフロップ２のＱ出力）、最小パルス幅カウンタ１のＱｂ出力、パルス遅延補正カウンタ１１のＱａ出力を各々示している。

パルス遅延補正カウンタ１１は、ＰＷＭ入力とＰＷＭ出力が不一致のとき、下記のようなカウント動作を行う。

ＰＷＭ入力＝Ｈ＆ＰＷＭ出力＝Ｌの時：カウントＵｐ
ＰＷＭ入力＝Ｌ＆ＰＷＭ出力＝Ｈの時：カウントＤｏｗｎ
それ以外の状態：カウント値を保持。

尚、このカウンタ１１はＰＷＭ入力が「Ｌ」で出力が「Ｈ」の時はカウントＵｐし、入力が「Ｈ」で出力が「Ｌ」の時はカウントＤｏｗｎするものでも同様に動作する。

ＰＷＭ中間レジスタ１２は、カウンタ１１の内部レジスタの値Ｑａ＝０の時のみＤ型フリップフロップのｅｎ入力にデータ許可信号を出力するので、この時点でＰＷＭ中間レジスタ１２の出力はＰＷＭ入力の状態に更新する。それ以外の時は前回値を保持し、その出力値を次段のＰＷＭ最小パルス幅制限回路の入力に与える。

このような補正回路を構成すると図７のように、最小パルス幅制限によってパルス幅を延長した時、入力に対する出力の遅延分をパルス遅延補正カウンタ１１（Ｑａ）でカウントし、ＰＷＭ入力の次回エッジ変化時にＱａによって遅延分が補正される。

短いＯＮパルス指令を最小パルス幅制限回路によってパルス幅を延長した場合、延長している間はＰＷＭ入力が「Ｌ」で出力が「Ｈ」なのでＱａ（カウンタ１１）はカウントダウンして誤差成分を負のカウント値として計測動作を行う。その次にＰＷＭ入力のエッジが変化する時は必ずＬ→Ｈの方向なので、カウント値Ｑａは０に向かってカウントアップし、前述の計測した負値の誤差時間に相当する遅延補正を行って、ＰＷＭ中間レジスタ１２の出力とする。

これにより、図７のパルス幅延長に相当する誤差電圧と同じ量だけ、次回のパルスの時に補正を行うことができ、ＰＷＭ入力とＰＷＭ出力の平均値を同じ値になるように補正することができる。

次に、電圧指令補正部１１０の動作を、スイッチング休止期間とその補正方式を示す図１５とともに説明する。図１５の上段は電圧指令とキャリアの関係を示し、下段はＰＷＭ出力、パルス遅延補正カウンタ１１の出力（Ｑａ）、パルス幅遅延レジスタ２１のデータを各々示している。

図１５の毎回の三角波状のＰＷＭキャリア頂点のタイミングにおいて、パルス遅延補正カウンタ１１の値Ｑａをレジスタ２１に読み出してＣＰＵなどのＲＡＭに保存した後、レジスタ２１の値を零にリセットする。このＣＰＵなどで保存した補正量分を電圧指令演算部１０３にフィードバックし、スイッチングする他の２相の電圧指令を補正する。

パルス幅延長によってある相のパルス幅が間引かれた場合は他の２相の電圧指令も間引き、パルス幅が足された場合は他の２相の電圧指令も足すように補正することで、出力電圧と指令電圧の絶対値を整合させる。他２相への割当補正量＝パルス幅補正量（レジスタ値）÷２である。

図２のＤ型フリップフロップ３１およびＡＮＤ３２は、インバータ制御器から入力されるスイッチング休止信号（表１、表２）の状態変化を検出し、スイッチ３３はＰＷＭ入力信号のＨｉｇｈかＬｏｗかによってＬＤ＋端子かＬＤ−端子に切り替えられる。

スイッチ３３がＬＤ＋端子側に切り替えられており（上限張りつけの場合）且つスイッチング休止信号の状態が変化したとき、パルス遅延補正カウンタ１１の内部カウンタは強制的に＋２の値（Ｑａ＝２）にリセットされる。

また、スイッチ３３がＬＤ−端子側に切り替えられており（下限張りつけの場合）且つスイッチング休止信号の状態が変化したとき、パルス遅延補正カウンタ１１の内部カウンタは強制的に−２の値（Ｑａ＝−２）にリセットされる。

キャリア頂点のタイミングのみでレジスタ２１の出力Ｑは入力Ｄ、すなわちカウント値Ｑａを出力し、それ以外の時は値を保持する。この読み出し値は図１のルートを通って、電圧指令演算部１０３に補正量としてフィードバックされる。また、フィードバックと同時にカウンタ１１のカウント値Ｑａをクリアして、不要な補正を行わないようにする。

次に、図２のパルス幅遅延レジスタ２１のＱ出力、すなわちパルス遅延幅を電圧指令演算部１０３にフィードバックし、他相の電圧指令を補正する全体（三相分）の構成を図３とともに説明する。

図３において、２００Ｕ，２００Ｖ，２００Ｗは図２の回路を各々示しており、Ｓｅｔは最小パルス幅設定値が入力されるカウンタ１のＤ端子である。

ＩｎはＰＷＭ入力、ＯＵＴはＰＷＭ出力（Ｄ型フリップフロップ２のＱ出力）である。Ｓｔｏｐは、Ｄ型フリップフロップ３１およびＡＮＤ３２に入力されるスイッチング休止信号である。Ｃａｒはキャリア頂点信号（レジスタ２１のｅｎ入力）、Ｃｏｍｐはパルス遅延量（レジスタ２１のＱ出力）である。

パルス遅延量（Ｃｏｍｐ）は各相毎にメモリー２０１Ｕ，２０１Ｖ，２０１Ｗに保存され、パルス幅−電圧実効値換算器２０２Ｕ，２０２Ｖ，２０２Ｗによってパルス幅の値から電圧実効値に換算され、÷２演算器２０３Ｕ，２０３Ｖ，２０３Ｗによって半分の値とされる。

その後、例えばＵ相の÷２演算器２０３Ｕの出力値はＶ相とＷ相の相電圧指令に加算される。

このためＵ相電圧指令には、Ｖ相の÷２演算器２０３Ｖの出力およびＷ相の÷２演算器２０３Ｗの出力を加算器２０４ａにより加算した値が加算器２０４ｂにおいて加算される。

Ｖ相電圧指令には、Ｕ相の÷２演算器２０３Ｕの出力およびＷ相の÷２演算器２０３Ｗの出力が加算器２０４ｃにおいて加算される。

Ｗ相電圧指令には、Ｕ相の÷２演算器２０３Ｕの出力およびＶ相の÷２演算器２０３Ｖの出力を加算器２０４ｄにより加算した値が加算器２０４ｅにおいて加算される。

前記÷２演算器２０３Ｕ，２０３Ｖ，２０３Ｗにおいて、÷２演算後の端数は切り捨てる。常時偏差の２（補正する必要がない値）がメモリーに保存されても他の２相を補正しないようにするためである。

上記構成により、ある相のパルス遅延量（Ｃｏｍｐ）は、その半分の値が他の２相の電圧指令の補正量となる。図２の回路やキャリア頂点信号は、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの論理回路で構成され、各相電圧指令、各相休止信号、パルス遅延量を保存するメモリー（２０１）は例えば演算器（ＣＰＵ）で構成されることが多い。加算器や÷２演算器はどちらでもよく、またメモリー（２０１）と÷２演算器（２０３）の順序は逆でもよい。

次に図１〜図３の回路の動作を図８〜図１０のタイムチャートとともに説明する。これらの図において、ＰＷＭ入力は図２のＤ型フリップフロップ１２のＤ端子入力であり、ＰＷＭ出力は図２のＤ型フリップフロップ２のＱ出力であり、スイッチング休止期間信号はインバータ制御器からＤ型フリップフロップ３１およびＡＮＤ３２に入力されるスイッチング休止信号であり、パルス遅延量はカウンタ１１のＱａ出力であり、キャリア頂点信号はレジスタ２１のｅｎ入力であり、補正量データはレジスタ２１のＱ出力（メモリー２０１Ｕ又は２０１Ｖ又は２０１Ｗに保存されるデータ）である。

図８〜図１０は、Ｕ相、Ｖ相、Ｗ相のうちのどれか１相分のチャートである。本実施例の場合は、最小パルス幅を６クロックに設定してある場合のタイムチャートであり、ＰＷＭ入力が３クロック分だけＯＦＦしているのに対して、ＰＷＭ出力は６クロック分ＯＦＦしている。また、本実施例の回路による遅延は４クロック分である。

キャリア頂点信号は、図４に示すキャリア信号が上限あるいは下限に達した時に発生する信号である。スイッチング休止期間信号は、出力電圧、位相、スイッチングを休止する相の電圧指令を上限または下限に張りつける、といった演算を実行する演算器（ＣＰＵ）から、前述の表１、表２のとおりに入力される信号である。

図８はスイッチング休止期間にＰＷＭ入力がＯＮ（Ｈｉｇｈレベル）になっているため、上限張りつけの場合を示しており、時刻ｔ１ではＰＷＭ入力とＰＷＭ出力がともにＯＮ（Ｈｉｇｈレベル）であるため、カウンタ１１（パルス遅延量（Ｑａ））は現在値（−１）を保持しているが、時刻ｔ２ではＰＷＭ入力がＯＮ（Ｈｉｇｈレベル）、ＰＷＭ出力がＯＦＦ（Ｌｏｗレベル）となるためｕｐカウントを開始し、そのｕｐカウントはＰＷＭ入力およびＰＷＭ出力がともにＯＮとなる時刻ｔ３まで継続される。

次に時刻ｔ４においてキャリア頂点信号が入力されると、レジスタ２１がカウンタ１１のＱａ値（５）を読み出し、演算器（ＣＰＵ）が上限張りつけの場合のキャリア遅延量である−２を加算した値「３」が補正量データとしてメモリー（メモリー２０１Ｕ又は２０１Ｖ又は２０１Ｗ）に保存される。

その後、スイッチング休止期間を経て、時刻ｔ５においてスイッチング休止期間信号がＯＦＦすると、その直後の時刻ｔ６において入力されたキャリア頂点信号に同期してパルス遅延量がリセットされる。

すなわち、ＰＷＭ入力がＯＮ（Ｈｉｇｈレベル）であるためスイッチ３３はカウンタ１１のＬＤ＋端子側であるので、パルス遅延量（カウンタ１１のＱａ値＝５）は＋２にリセットされる。

次にＰＷＭ入力がＯＦＦとなった時刻ｔ７では、ＰＷＭ入力がＯＦＦ，ＰＷＭ出力がＯＮとなるためカウンタ１１がｄｏｗｎカウントを開始し、そのｄｏｗｎカウントはＰＷＭ入力およびＰＷＭ出力がともにＯＦＦとなる時刻ｔ８まで継続される。また、スイッチング再開後の遅延は４クロックとなる。

上記のように、保存する値がキャリア遅延量−２であることと、キャリア休止期間終了時のパルス遅延量リセット値が＋２であることの理由は、本回路構成によるとＰＷＭ入力に対するＰＷＭ出力の遅延が４クロックであり、回路起動時からずっと＋２あるいは−２のパルス遅延量が発生し続けるからである。

図９は、Ｕ相がスイッチング休止期間に入ってからメモリー（２０１Ｕ）に保存した補正量データにより他のＶ，Ｗ相の電圧指令を補正するタイミングを表したタイムチャートである。

図９の時刻ｔ１１〜ｔ１４までは図８の時刻ｔ１〜ｔ４と同様の動作となり、時刻ｔ１５は、図８の時刻ｔ４からｔ５（スイッチング休止期間終了時刻）になるまでの間にキャリア頂点信号が入力された時刻を表している。

図９において、スイッチング休止期間に入った次のキャリア頂点（時刻ｔ１４）で、ＰＷＭ入力に対してＰＷＭ出力が間引かれた補正量データが保存されるため、さらにその次のキャリア頂点信号発生時（時刻ｔ１５）に、Ｖ，Ｗ相の電圧指令を補正する。

つまり、スイッチング休止期間に入って２つ目のキャリア頂点信号発生時（時刻ｔ１５）に、スイッチング休止期間に入った相とは別の２相の電圧指令値を、休止期間に入った相のＰＷＭ出力が間引かれた分、あるいは伸ばされた分に応じて補正する。

この補正によって、例えば図３の回路によってスイッチング休止期間開始直後にＵ相のパルス幅のＯＦＦ期間が延長された場合、Ｕ相の出力電圧実効値は下がるため、Ｖ相とＷ相の実効値も同様に下がる。

逆に図３の回路によってスイッチング休止期間開始直後にＵ相のパルス幅のＯＮ期間が延長された場合、Ｕ相の出力電圧実効値は上がるため、Ｖ相とＷ相の実効値も同様に上がる。これは、Ｖ相やＷ相のスイッチング休止期間開始直後の場合も同様である。

また、図１０はスイッチング休止期間にＰＷＭ入力がＯＦＦ（Ｌｏｗレベル）になっているため、下限張りつけの場合を示している。図８の上限張りつけの場合との違いは、補正データとして保存される値がキャリア遅延量＋２であることと、スイッチング休止終了時のパルス遅延量のリセット後の値が−２であることである。

時刻ｔ１ではＰＷＭ入力とＰＷＭ出力がともにＯＦＦ（Ｌｏｗレベル）であるため、カウンタ１１（パルス遅延量（Ｑａ））は現在値（＋１）を保持しているが、時刻ｔ２ではＰＷＭ入力がＯＦＦ（Ｌｏｗレベル）、ＰＷＭ出力がＯＮ（Ｈｉｇｈレベル）となるためｄｏｗｎカウントを開始し、そのｄｏｗｎカウントはＰＷＭ入力およびＰＷＭ出力がともにＯＦＦとなる時刻ｔ３まで継続される。

次に時刻ｔ４においてキャリア頂点信号が入力されると、レジスタ２１がカウンタ１１のＱａ値（−５）を読み出し、演算器（ＣＰＵ）が下限張りつけの場合のキャリア遅延量である＋２を加算した値「−３」が補正量データとしてメモリー（メモリー２０１Ｕ又は２０１Ｖ又は２０１Ｗ）に保存される。

その後、スイッチング休止期間を経て、時刻ｔ５においてスイッチング休止期間信号がＯＦＦすると、その直後の時刻ｔ６において入力されたキャリア頂点信号に同期してパルス遅延量がリセットされる。

すなわち、ＰＷＭ入力がＯＦＦ（Ｌｏｗレベル）であるためスイッチ３３はカウンタ１１のＬＤ−端子側であるので、パルス遅延量（カウンタ１１のＱａ値＝−５）は−２にリセットされる。

次にＰＷＭ入力がＯＮとなった時刻ｔ７では、ＰＷＭ入力がＯＮ，ＰＷＭ出力がＯＦＦとなるためカウンタ１１がｕｐカウントを開始し、そのｕｐカウントはＰＷＭ入力およびＰＷＭ出力がともにＯＮとなる時刻ｔ８まで継続される。また、スイッチング再開後の遅延は４クロックとなる。

１、１１…カウンタ
２、１２、３１…Ｄ型フリップフロップ
３、２１…レジスタ
４…セレクタ
３３…スイッチ
１０１…インバータ主回路
１０２…モータ
１０３…電圧指令演算部
１０４…キャリア生成器
１０５…ＰＷＭ演算器
１０６…最小パルス幅制御部
１０７…デッドタイム生成器
１０８…ゲート制御回路
１０９…パルス幅休止期間検出器
１１０…電圧指令補正部

Claims (1)

1. 正弦波の電圧指令と三角波キャリア信号とを比較してＰＷＭ波形のＰＷＭ指令を発生するＰＷＭ演算器と、このＰＷＭ演算器のＰＷＭ指令に従ってゲート制御されるインバータ主回路とを備え、このインバータ主回路のＰＷＭ出力でモータを可変速駆動する装置において、
   前記ＰＷＭ演算器のＰＷＭ指令のパルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、前記インバータ主回路のＰＷＭ出力の最小パルス幅を制限する最小パルス幅制限回路と、
   ＰＷＭのスイッチング動作が前記電圧指令の１周期の１／６程度の期間休止する状態を示す、インバータ制御器から得られるスイッチング休止期間信号が、休止期間ではない状態に変化したことを検出するオフ状態検出回路と、
   前記スイッチング休止期間信号が示すスイッチング休止期間において、前記最小パルス幅制限回路でパルス幅を延長したときの前記ＰＷＭ指令に対するＰＷＭ出力のパルス遅延量を計測し、前記オフ状態検出回路によって、スイッチング休止期間ではない状態に変化したことが検出されたときに、前記計測されたパルス遅延量を、ＰＷＭ指令信号のハイレベル又はローレベルに応じて設定された零以外の設定量にリセットする機能を有したパルス遅延補正カウンタと、
   三角波キャリア信号のキャリア頂点を示すキャリア頂点信号を入力し、前記スイッチング休止期間中の１番目に入力されるキャリア頂点のタイミングで、装置によってＰＷＭ指令に対してＰＷＭ出力が遅れる遅延クロック数の１／２に設定したキャリア遅延量を、前記パルス遅延補正カウンタの計数値に加算して、パルス遅延幅を示す遅延補正量データを演算する遅延補正量データ演算回路と、
   前記スイッチング休止期間中の２番目に入力されるキャリア頂点のタイミングで、前記演算された遅延補正量データを前記電圧指令にフィードバックして、他相の電圧指令を補正する電圧指令補正回路と、
   を備えたことを特徴とするモータの可変速駆動装置。

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