JP2007295649A - モータの可変速駆動装置 - Google Patents

Abstract

【課題】最小パルス幅制限回路を複雑にすることなく、確実なサージ抑制、さらには最小パルス幅制限による電圧精度、電圧外乱を防止する。
【解決手段】ＰＷＭ演算器１０５は電圧指令と三角波キャリア信号とを比較してＰＷＭ波形のＰＷＭ指令を発生し、最小パルス幅制限回路１０６はＰＷＭ指令のパルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、インバータ主回路１０１のＰＷＭ出力の最小パルス幅を制限することでモータ１０２とのケーブル接続によるサージ電圧の発生を抑制する。
パルス幅を延長したとき、このパルス幅の差分だけ補正することで、ＰＷＭ出力電圧の実効値と指令電圧をほぼ等しくすること、パルス幅の差分をインバータの電圧指令にフィードバックし、他相の電圧指令を補正することで、パルス幅を延長したことによる電圧外乱を補正することも含む。
【選択図】図１

Description

本発明は、電圧形ＰＷＭインバータでモータを可変速駆動する装置に係り、特にインバータからモータまでのケーブル配線長が長い場合、ＰＷＭのスイッチング時に生じるサージ電圧でモータ巻線が絶縁劣化するのを防止する回路に関する。

（１）サージ電圧の発生原理
電圧形ＰＷＭインバータは、ＩＧＢＴ等のスイッチング素子を用いて、直流電圧を高速スイッチングすることにより、出力端子にパルス状の電圧を連続して出力する。

パルス電圧はインバータとモータを接続するケーブルを通してモータ巻線へと伝播させるため、ケーブルのインダクタンスと静電容量の分布成分と、モータ巻線の端子部の静電容量成分が介在する。インバータがステップ状に変化する電圧を出力した場合に、この電圧成分がケーブルを伝播し、モータ端子で反射することによりサージ電圧が発生する。この反射現象を図９に例を示すように、インバータの直流電圧をＥｄとすると、サージ電圧の大きさは通常２×Ｅｄとなる。

（２）ＰＷＭ出力回路
従来のＰＷＭインバータの回路構成例を図１０に示す。電圧指令演算部Ａは、３相出力電圧指令を演算する。キャリア生成器Ｂは、三角波キャリア波形を生成する。ＰＷＭ演算器Ｃは、３相出力電圧指令とキャリア波形を入力し、電圧指令とキャリア波形の大小関係を比較することによって３相ＰＷＭ波形を出力する。デッドタイム生成器Ｄは、ＩＧＢＴ等のスイッチング素子の上下アーム短絡を防止するために、各相のＰＷＭ波形にデッドタイムを付加した、上下アームのＯＮ／ＯＦＦ指令パルスを出力する。ゲート制御回路Ｅは、デッドタイム生成器より上下アームのＯＮ／ＯＦＦ指令を入力し、絶縁や電圧増幅を行ってインバータ主回路Ｆのスイッチング素子のゲートをコントロールする。以上の回路により、各相のスイッチング素子は直流電圧ＥｄをスイッチングしたＰＷＭパルス電圧をモータＧへ出力する。

（３）制御率が高い場合のＰＷＭ出力波形
ＰＷＭ変調は電圧指令値と、通常は三角波形のキャリアとを比較して、擬似正弦波状のパルス波形を出力する。通常のＰＷＭ制御ではインバータの制御率が高い場合（電圧指令が０またはＥｄ近傍の場合）に、パルス幅が極めて短い電圧を出力する。この例を図１１に示す。

（４）通常よりも大きなサージ電圧が発生する原理
インバータから出力するパルス電圧の伝播時間Ｔは、ケーブルのインダクタンスと静電容量から決まる。図１２はインバータ端子電圧（太線）とモータ端子電圧（太線）の波形例である。

（ａ）インバータの端子電圧がＥｄから０に変化した場合（点線）…前述の反射の結果、時間２Ｔ後にモータ端子に−Ｅｄの電圧がかかる（点線）。

（ｂ）時刻２Ｔにインバータの端子電圧が０からＥｄに変化した場合（一点鎖線）…さらに、時間２Ｔ後（時刻４Ｔ）に２×Ｅｄの電圧がモータ端子にかかる（一点鎖線）。

（ｃ）上記の（ａ）のパルスの２Ｔ時間後に（ｂ）のパルスが発生した場合…最初の（ａ）の効果によりモータ端子電圧が−Ｅｄの状態の時に、（ｂ）のようにインバータ出力が＋Ｅｄになると、モータ端子にはあたかも−Ｅｄから＋Ｅｄ（電位差＋２Ｅｄ）のステップ電圧が入力されたものと等価になる。そのため、反射の影響に＋２Ｅｄ分だけ発生するため、モータの端子に最大３×Ｅｄの電圧が発生する。

つまり、パルス電圧のケーブルの伝播遅延時間とモータの静電容量により共振する周波数の１／２時間の和と、ＰＷＭ出力のパルス幅が等しくなると、モータ端子にインバータの直流電源電圧の３倍程度の電圧が発生することになる。

このような過大なサージ電圧はモータの絶縁に過大なストレスを与え、モータの絶縁劣化が通常よりも早くなるという問題がある。

（５）従来のサージ電圧抑制方法
上記のようなサージ電圧を抑制するため、相電圧の波高値近傍で出力電圧のパルス幅が狭くなる期間では、パルス幅がより広くなるように制限し、さらにこの制限したパルス幅においても出力電圧の変化を従来とほぼ同じにするために当該相の上アームまたは下アームをＰＷＭ演算の１周期の間オンさせる方法が提案されている（例えば、特許文献１参照）。
特開２００４−１２９４０５号公報

従来のサージ電圧抑制方法は、相電圧指令値の正負の波高値近傍でその値が大きいほうから順に複数の電圧パターンに分割し、この電圧パターンの選択信号をＰＷＭ制御ブロックに与え、この選択信号に応じて上下アームのオンパルス生成回路からのオンパルスを選択し、この選択したパルスを使ってＰＷＭ演算を行ってインバータのＰＷＭゲート信号を発生する。

この従来方法では、各相電圧が波高値近傍では相電圧に代えてオンパルス信号をＰＷＭ演算器の入力とし、波高値近傍を除く期間では相電圧をＰＷＭ演算器の入力とし、ＰＷＭ演算器ではその入力とキャリア信号との比較によりＰＷＭゲート信号を生成する。

このため、オンパルス生成回路や選択器および同期信号処理回路など複雑で高価な回路構成になる。また、選択器におけるパルス切換え動作にノイズ等が発生しやすく、このノイズで幅の狭いパルスがＰＷＭ演算器の出力として現れると、インバータの出力にサージ電圧を発生させてしまう。

本発明の目的は、上記の課題を解決したモータの可変速駆動装置を提供することにある。

本発明は、前記の課題を解決するため、ＰＷＭ演算器のＰＷＭ出力のパルス幅が最小パルス幅の設定値よりも短い場合に、単安定マルチバイブレータのような時間を計測する回路手段を利用して、パルス幅を延長させて最小パルス幅を制限することで、サージ電圧の発生を抑制する。

さらに、パルス幅を延長したとき、ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を、パルス幅を延長した後のパルスの幅を同じ分だけ補正することで、ＰＷＭ出力電圧の実効値と指令電圧をほぼ等しくする。

さらにまた、ＰＷＭ出力のパルス幅を延長したのち、ＰＷＭのスイッチング動作が比較的長い期間休止する場合に、ＰＷＭ指令とＰＷＭ出力のパルス幅の差分をインバータの電圧指令にフィードバックし、他相の電圧指令を補正することで、パルス幅を延長したことによる電圧外乱を補正する。

以上のことから、本発明は以下の構成を特徴とする。

（１）速度指令に応じた正弦波の電圧指令と三角波キャリア信号とを比較してＰＷＭ波形のＰＷＭ指令を発生するＰＷＭ演算器と、このＰＷＭ演算器のＰＷＭ指令に従ってゲート制御されるインバータ主回路とを備え、このインバータ主回路のＰＷＭ出力でモータを可変速駆動する装置において、
前記ＰＷＭ演算器のＰＷＭ指令のパルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、前記インバータ主回路のＰＷＭ出力の最小パルス幅を制限する最小パルス幅制限回路を備えたことを特徴とする。

（２）前記最小パルス幅制限回路は、最小パルス幅を延長したとき、前記ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を、パルス幅を延長した後のパルスの幅を同じ分だけ補正するパルス幅補正回路を備えたことを特徴とする。

（３）前記最小パルス幅制限回路がＰＷＭ指令のパルス幅を延長したのち、ＰＷＭのスイッチング動作が長い期間休止する場合に、前記ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を前記電圧指令にフィードバックして、他相の電圧指令を補正する電圧指令補正回路を備えたことを特徴とする。

以上のとおり、本発明によれば、以下の効果がある。

（１）ＰＷＭ出力電圧の最小パルス幅を制限することで、陥没パルスの幅が短い時に起こるサージ電圧の重畳によって通常よりも大きなサージ電圧が発生するのを防止する効果がある。

（２）最小パルス幅を制限するためにパルス幅を延長すると、出力ＰＷＭ電圧の実効値は指令電圧からずれるので電圧外乱となるが、延長したパルス幅をその後同じ分だけ補正することにより、ＰＷＭ出力電圧の実効値と指令電圧をほぼ等しくする効果がある。

（３）制御率が高い場合はＰＷＭスイッチングが位相６０°程度起こらなくなるので、その相の出力電圧のずれを補正することができない。その場合に他相の電圧指令を補正することで、パルス幅を延長したことによる電圧外乱を補正する効果がある。

（４）回路構成上では、ＰＷＭ演算器の出力になるＰＷＭ波形に対して、少しのカウンタ回路、論理回路でパルス幅を制限する構成で済む。また、最小パルス幅制限した後のＰＷＭ指令でインバータ主回路のゲート制御信号を生成するため、ＰＷＭ演算器等において幅の狭いノイズが発生した場合にもこのノイズによりサージ電圧が発生することはない。

（実施形態１）
図１は、本実施形態を示す回路構成図である。インバータ主回路１０１は、直流電圧Ｅｄの直流電源とし、ＩＧＢＴをスイッチング素子とした各スイッチのゲート制御によりＵ，Ｖ，Ｗ相の３相出力を得てモータ１０２を可変速駆動する。

制御回路は、回路要素１０３〜１０８によって構成する。電圧指令演算部１０３は、モータ１０２の速度制御系（図示省略）から与えられる速度制御指令に応じて、周波数と振幅を調節した正弦波の電圧信号を発生する。キャリア生成器１０４は電圧指令演算部１０３からの正弦波出力の数倍（例えば６倍）の周波数にした三角波の信号を生成する（同期ＰＷＭ方式）、あるいは、１〜１５ＫＨｚの固定周波数の三角波を生成する（非同期ＰＷＭ方式）。

ＰＷＭ演算器１０５は電圧指令演算部１０３からの正弦波信号とキャリア生成器１０４からのキャリア信号の振幅比較によってＰＷＭ出力を得る。

最小パルス幅制限回路１０６は、後に詳細に説明するように、ＰＷＭ出力のパルス幅がある設定幅以下にならないように制限する。デッドタイム生成器１０７は、最小パルス幅制限回路１０６を通したＰＷＭ信号のデッドタイムを生成する。ゲート制御回路１０８はデッドタイム生成器１０７を通したＰＷＭ信号をインバータ主回路１０１の各相のゲート信号を生成および増幅して各スイッチング素子のオン・オフ制御出力を得る。

以上までの構成において、最小パルス幅制限回路１０６を除いた回路要素は、モータの可変速駆動装置で一般的に採用される構成であり、インバータ主回路の構成、速度制御系の構成などで適宜設計変更される。以下、最初パルス幅制限回路６によるサージ電圧抑制動作を説明する。

（１）最小パルス幅制限回路の動作説明
最小パルス幅制限回路１０６は、入力のＰＷＭ波形が変化した場合、最小パルス幅時間Ｔｍｉｎ経過するまでその変化した状態が再度変化しないように制限する。これにより、特に電圧指令の波高値付近で発生するパルスの最小幅を最小パルス幅時間Ｔｍｉｎ以上に広くする。

また、最小パルス幅時間はケーブルとモータにより生じる伝播時間や共振周波数の変化に応じて、可変設定できるようにしておき、最小パルス幅制限回路１０６により電圧指令とＰＷＭパターンが一致しない期間を最小限にするよう調整する。

最小パルス幅制限回路１０６をディジタル回路で構成した例を図２に、この動作タイムチャートを図３に示す。

図２は１相分の回路であり、３相の場合にはこれを３回路分実装する。概略の動作としては、最小パルス幅を制限する時間を計測するカウンタが設けられており、これが単安定マルチバイブレータのように動作して、ＰＷＭ出力変化から一定時間の間、出力を保持する機能を実現している。

（２）図２の回路説明
ダウンカウンタ１…ＰＷＭ出力の変化防止期間を計測するダウンカウンタであり、各端子は以下の入出力信号になる。

Ｄ：最小パルス幅時間に相当する複数ｂｉｔのディジタルデータ入力端子
ＬＤ：Ｄのデータを内部レジスタにロードするタイミングを指令する入力端子
ｅｎ：カウントダウンイネーブル入力端子
Ｑｂ＝０：内部カウンタ＝０の時に１を出力するレジスタ出力端子
Ｄ型フリップフロップ２…ＰＷＭ出力用の波形整形用であり、前回の出力値を保持する機能もある。各端子はＤ：入力、Ｑ：出力、ｃｋ：クロック入力となる。

レジスタ３…ＰＷＭ出力用の前々回値保持用Ｄ−ＦＦ（Ｄ型フリップフロップ）であり、ＰＷＭの変化を検出するための遅延を得る。各端子はＤ：入力、Ｑ：出力、ｃｋ：クロック入力となる。

セレクタ４…パルス幅の狭いＰＷＭ出力を防止するための、ＰＷＭ入力とＰＷＭ出力の前回保持値を選択するセレクタである。

ＥＸＯＲ５…Ｄ型フリップフロップ２およびレジスタ３の出力の変化を出力する排他的論理和。ＡＮＤ６…セレクタ４の選択信号生成用論理積回路であり、ＥＸＯＲ５とカウンタ１の動作遅延にＰＷＭ指令が変化した場合、誤動作防止用の出力変化防止機能も有する。

（３）図３のタイムチャートの説明
ｔｌ：ＰＷＭ入力も出力も「Ｌ」の状態から、ＰＷＭ入力が「Ｈ」に変化
ｔ２：Ｄ−ＦＦ２により出力が変化
ｔ３：ＰＷＭ出力変化をＥＸＯＲ５により検出、カウンタ１の内部レジスタにＤ入力を初期設定する。

ｔ４：ｔ３〜ｔ４の期間ではセレクタ４はＢ入力側を選択し、カウンタ１が零になると、入力を有効にする。ｔ４の時点では、入力信号はｔｌの変化以降同じ状態を維持しているので、ＰＷＭ出力はｔ４時刻では変化しない。

ｔ５，ｔ６，ｔ７：ｔｌ，ｔ２，ｔ３のＰＷＭ指令が「Ｌ」に変化したものに相当
ｔ８：パルス幅の狭いパルスの最初の変化が入力
ｔ９：ｔ２と同様にＰＷＭ出力が変化
ｔ１０：ｔ３と同様にＰＷＭ出力変化をＥＸＯＲ５により検出、カウンタ１の内部レジスタにＤ入力を初期設定する。

ｔｌｌ：ＰＷＭ入力パルスが「Ｌ」に変化。しかし、ＳＥＬ制御信号（ＡＮＤ６の出力）が「Ｂ選択」のため、ＰＷＭ出力はそのまま保持されつづける。

ｔ１２：カウンタ１の出力＝０になり、ＳＥＬ制御信号（ＡＮＤ６の出力）が「Ａ選択」になり、ＰＷＭ入力が出力に反映される。ｔｌｌ〜ｔ１２の期間が細いパルス幅を最小パルス幅に広げる動作に相当する。

ｔ１３，ｔ１４：ｔ９，ｔ１０相当し、さらに細いパルスが発生しないように制限のためのカウンタが動作する。

最小パルス幅カウンタ１は、ダウンカウンタで、最小パルス幅設定値をＤ端子に入力し、ＬＤ端子がＨ（Ｈｉｇｈ）の時のみＤ端子の入力値を内部カウンタの開始値に設定する。ｅｎ端子がＨの時のみカウント動作を行って、１クロック毎に内部カウント値Ｑｂを１ずつ減らす。内部カウンタ値＝０の時のみＨを出力し、それ以外の時はＬ（Ｌｏｗ）を出力する。

レジスタ２，３はＤラッチで、クロックが入力した時のＤ端子入力値をラッチする。つまり、レジスタに保存する。３のレジスタは信号を１クロック遅延させるために使用している。

実際には、ＰＷＭ出力のエッジ変化時にＱｂに最小パルス幅設定値がセットされるまで１クロックかかるので、ＰＷＭのパルス幅が１クロックの場合には、この最小ＯＮパルス制限が正常に動作しないため、これを防止するためこの１クロック間にＰＷＭ出力のエッジが変化しないように、ＡＮＤ回路６に入力にＥＸＯＲ５の反転信号を入力して対策している。

（実施形態２）
実施形態１の方法によって最小パルス幅を制限した場合、パルス幅が削られる、あるいは延長されることによって、ＰＷＭ出力の電圧成分は、電圧指令に一致しなくなる。つまり、本回路のパルス幅の延長は電圧外乱を発生させてしまう。

本実施形態２は、このパルス幅延長による誤差電圧成分を補正するために、パルス幅補正回路を追加する。この補正回路の構成例を図４に、この動作タイムチャートを図５に示す。

（１）図４の回路説明
図４における１〜６は実施形態１と同じである。

カウンタ１１…ＰＷＭ入力とＰＷＭ出力の誤差を計測および補正するためのタイマカウンタ。

Ｄ−ＦＦ１２…ＰＷＭ指令を波形整形するＤ−ＦＦ（動作イネーブルＨ信号ｅｎ付き）、ＰＷＭ中間レジスタとも呼ぶことにする。また、１１，１２はともに、ｃｋ端子にクロックを入力し、入力クロックのＵｐエッジで動作する。

ＡＮＤ１３…ＰＷＭ指令が「Ｈ」かつＰＷＭ出力が「Ｌ」の誤差期間を検出する論理積回路。ＡＮＤ１４…ＰＷＭ指令が「Ｌ」かつＰＷＭ出力が「Ｈ」の誤差期間を検出する論理積回路
（２）図５のタイムチャートの説明
パルス幅補正回路の動作タイムチャートを図５に示し、実施形態１の最小パルス幅制限回路に、ＰＷＭ中間レジスタと、パルス幅補正カウンタＱａを追加することでパルス幅補正を得る。

パルス幅補正カウンタ１１は、ＰＷＭ入力とＰＷＭ出力が不一致のとき、下記のようなカウント動作を行う。

ＰＷＭ入力＝Ｈ ＆ ＰＷＭ出力＝Ｌの時：カウントＵｐ
ＰＷＭ入力＝Ｌ ＆ ＰＷＭ出力＝Ｈの時：カウントＤｏｗｎ
それ以外の状態：カウント値を保持
このカウンタ１１はＰＷＭ入力が「Ｌ」で出力が「Ｈ」の時はカウントＵｐし、入力がＨで出力がしの時はカウントＤｏｗｎするものでも同様に動作する。

ＰＷＭ中間レジスタは、カウンタ１１の内部レジスタの値Ｑａ＝０の時のみＤ−ＦＦのｅｎ入力にデータ許可信号を出力するので、この時点でＰＷＭ中間レジスタの出力はＰＷＭ入力の状態に更新する。それ以外の時は前回値を保持し、その出力値を次段のＰＷＭ最小パルス回路の入力に与える。

このような補正回路を構成すると図５のように、最小パルス幅制限によってパルス幅を延長した時、入力に対する出力の遅延分をＱａでカウントし、ＰＷＭ入力の次回エッジ変化時にＱａによって遅延分が補正される。

短いＯＮパルス指令を最小パルス幅制限回路によってパルス幅を延長した場合、延長している間はＰＷＭ入力が「Ｌ」で出力が「Ｈ」なのでＱａはカウントダウンして誤差成分を負のカウント値として計測動作を行う。その次にＰＷＭ入力のエッジが変化する時は必ずＬ→Ｈの方向なので、カウント値Ｑａは０に向かってカウントアップし、前述の計測した負値の誤差時間に相当する遅延補正を行って、ＰＷＭ中間レジストの出力とする。

これにより、図５のパルス幅延長に相当する誤算電圧と同じ量だけ、次回のパルスの時に補正を行うことができ、ＰＷＭ入力とＰＷＭ出力の平均値を同じ値になるように補正することができる。

（実施形態３）
図６のように、出力電圧の過変調状態など制御率が高い場合に、ある相の正弦波状の電圧指令は頂上付近で、１周期の１／６（位相６０°）程度スイッチングが停止する期間が発生する。

このスイッチング停止の直前に実施形態１の回路でパルス幅を延長した場合、実施形態２の電圧誤差補償用のカウンタには補正分を保持したまま位相が６０°程度進んでから補正しようとする。

電圧誤差補正は短期間内に動作することにより効果があるのであって、このように補正を位相約６０°も隔ててから行っても逆に電圧外乱になるだけである。

そこで、本実施形態は、パルス幅を延長した場合の補正分を電圧指令演算部にフィードバックし、その相のスイッチングが比較的長く停止する場合は、他相の電圧指令を補正することによって、パルス幅を延長したことによる電圧外乱を補正する。

具体的には、図６に示すように、毎回の三角波状のＰＷＭキャリア頂点のタイミングにおいて、パルス幅補正カウンタの値Ｑａをレジスタに読み出してＣＰＵなどのＲＡＭに保存した後、レジスタの値を零にリセットする。このＣＰＵなどで保存した補正量分を電圧指令演算部にフィードバックし、スイッチングする他の２相の電圧指令を補正する。

パルス幅延長によってある相のパルス幅が間引かれた場合は他の２相の電圧指令も間引き、パルス幅が足された場合は他の２相の電圧指令も足すように補正することで、出力電圧と指令電圧の絶対値を整合させる。他２相への割当補正量＝パルス幅補正量（レジスタ値）÷２である。

この電圧指令補正回路のカウンタ値を保持する回路例を図７に示す。各回路について説明する。１〜６および１１〜１４については図２および図４と同じである。

レジスタ２１はカウンタのｂｉｔ数に相当するＤ−ＦＦで構成されたレジスタであり、Ｄ入力にパルス幅遅延補正カウンタ１１のカウント値Ｑａを入力する。キャリア頂点タイミングの信号をレジスタ２１のｅｎ入力とする。

これにより、キャリア頂点のタイミングのみでレジスタ２１の出力Ｑは入力Ｄ、すなわちカウント値Ｑａを出力し、それ以外の時は値を保持する。この読み出し値は図８のルートを通って、電圧指令に補正量としてフィードバックされる。また、フードバックと同時にカウンタ１１のカウント値Ｑａをクリアして、不要な補正を行わないようにする。

図８において、パルス幅休止期間検出器１０９がレジスタ２１に相当し、電圧指令補正部１１０がパルス幅補正量読み出しと電圧指令補正およびカウンタ１１のクリアを行う。

本発明の実施形態１を示すＰＷＭインバータの回路構成図。 最小パルス幅制限回路の構成例。 最小パルス幅制限回路の動作タイムチャート。 本発明の実施形態２を示すパルス幅補正回路の構成例。 パルス幅補正回路の動作タイムチャート。 スイッチング停止期間とその補正方式の説明図。 本発明の実施形態３を示す電圧指令補正回路の回路例。 電圧指令補正回路を設けた回路構成図。 インバータ出力におけるサージ発生の波形図。 従来のＰＷＭインバータの回路構成例。 幅が短いパルスを含むＰＷＭ波形例。 インバータ端子電圧とモータ端子電圧の波形例。

符号の説明

１０１ インバータ主回路
１０２ モータ
１０３ 電圧指令演算部
１０４ キャリア生成器
１０５ ＰＷＭ演算器
１０６ 最小パルス幅制限回路
１０７ デッドタイム生成器
１０８ ゲート制御回路
１０９ パルス幅休止期間検出器
１１０ 電圧指令補正部

Claims (3)

1. 速度指令に応じた正弦波の電圧指令と三角波キャリア信号とを比較してＰＷＭ波形のＰＷＭ指令を発生するＰＷＭ演算器と、このＰＷＭ演算器のＰＷＭ指令に従ってゲート制御されるインバータ主回路とを備え、このインバータ主回路のＰＷＭ出力でモータを可変速駆動する装置において、
   前記ＰＷＭ演算器のＰＷＭ指令のパルス幅が最小パルス幅の設定値よりも短いときに該パルスの幅を延長させ、前記インバータ主回路のＰＷＭ出力の最小パルス幅を制限する最小パルス幅制限回路を備えたことを特徴とするモータの可変速駆動装置。
2. 前記最小パルス幅制限回路は、最小パルス幅を延長したとき、前記ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を、パルス幅を延長した後のパルスの幅を同じ分だけ補正するパルス幅補正回路を備えたことを特徴とする請求項１に記載のモータの可変速駆動装置。
3. 前記最小パルス幅制限回路がＰＷＭ指令のパルス幅を延長したのち、ＰＷＭのスイッチング動作が長い期間休止する場合に、前記ＰＷＭ指令とＰＷＭ出力のパルス幅の差分を前記電圧指令にフィードバックして、他相の電圧指令を補正する電圧指令補正回路を備えたことを特徴とする請求項１または２に記載のモータの可変速駆動装置。
   

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