JP5154901B2 - 信号生成回路 - Google Patents

Description

本発明は、出力信号のＬレベル期間、Ｈレベル期間を制御する信号生成回路に関する。

近年の電子機器の高速化に応じて、パルスの遷移するタイミングをより高精度に制御することが重要となっている。特許文献１には、遅延回路を用いて立ち上がりエッジを遅延させるＰＷＭ制御回路が開示されている。ＰＷＭ制御回路は、立ち上がりエッジを遅延させることによりデューティ比を変えた信号を出力している。しかしながら、特許文献１に記載のＰＷＭ制御回路は、出力する信号の周期については全く考慮されていない。一方、特許文献２に、周期を延伸させた信号を出力する発振制御装置が記載されている。特許文献２に記載の発振制御装置には、発振器で生成した基準クロックを複数の遅延回路で遅延させ、カウンタの値に基づいて複数の遅延回路の出力から任意の出力を選択し、クロックのパルス幅を延伸させる発振制御装置が開示されている。
特開２０００−２６９８１６号公報 特開平５−１６７４０４号公報

しかしながら、特許文献２に記載の発振制御装置では、パルス幅を延伸させた信号又はパルス幅を延伸させない信号が出力されるのみである。このため、周期の延伸を考慮した複数種類の信号を出力することが困難であるという問題点がある。

本発明に係る信号生成回路は、基準クロックを出力する状態と、前記基準クロックに前記基準クロックの１周期より短い第１時間の遅延を持たせた信号を出力する状態と、を切り換え可能な入力段遅延回路と、前記入力段遅延回路の出力が変化した時点から前記入力段遅延回路の出力を前記基準クロックの１周期より短い第２時間保持するゲート回路を有し、前記ゲート回路の出力に対応する信号を出力する制御部と、前記制御部の出力信号に前記第２時間の遅延を持たせた信号を出力する出力段遅延回路と、を備え、前記入力段遅延回路は、前記制御部の出力信号の変化に応答して出力状態の切り換えを行うものである。

制御部により、入力段遅延回路の出力が変化した時点から、当該入力段遅延回路の出力を基準クロックの１周期より短い第２時間保持し、当該制御部の出力信号の変化に応答して入力段遅延回路の出力状態の切り換えが行われるため、出力段遅延回路から第２時間の遅延を持たせた信号を出力することができる。

本発明によれば、基準クロックの周期より細かい周期で制御された複数の出力信号を出力する信号生成回路を提供することができる。

実施の形態１．
以下、本実施の形態について図面を参照しながら詳細に説明する。図1は、本実施の形態の信号生成回路を示すブロック図である。図１に示すように、本実施の形態の信号生成回路１は、入力段遅延回路１０と、出力段遅延回路２０と、制御部３０を有している。

入力段遅延回路１０は、複数の遅延素子１１乃至１３と、セレクタ１４とを有する。複数の遅延素子１１乃至１３は、入力された基準クロックを、それぞれ基準クロックに基づいて設定された時間分（第１時間）遅延させて出力する。本実施の形態では、遅延素子１１は、基準クロックに１／４周期分の遅延を持たせて出力する。以下、遅延素子１２は２／４周期分、遅延素子１３は３／４周期分の遅延を持たせて出力する。

入力段遅延回路１０のセレクタ１４は、後述する入力段遅延選択信号Ｓ１に基づいて、基準クロックあるいは遅延素子１１乃至１３の出力する信号の任意の１つを選択して出力する。このセレクタ１４の出力する信号が入力段遅延出力信号Ｓｅとして、後述するゲート回路３３へ出力される。ここで、セレクタ１４では、当初基準クロックを出力する状態を選択する。その後、初めてセレクタ１４の選択を切り換える場合、後述する入力段遅延選択信号Ｓ１に基づいて任意の１つの遅延素子を選択する。この場合、出力段遅延回路２０の後述するセレクタ２４に出力される値（選択する遅延素子）と同等の遅延時間を持たせることが可能な遅延素子が選択される。

制御部３０は、周波数調整レジスタ３１と、入力段遅延設定部３２と、ゲート回路３３とを有している。周波数調整レジスタ３１は、出力する信号の周波数に対応する設定を保持するレジスタである。この周波数調整レジスタ３１に保持する値は、入力段遅延設定部３２、及び後述する出力段遅延回路２０のセレクタ２４に出力される。

入力段遅延設定部３２は、入力段遅延回路１０内のセレクタ１４に対して、基準クロック及び遅延素子１１〜１３によって基準クロックを遅延させた信号のうちいずれかを選択する入力段遅延選択信号（以下、第１の選択信号という。）Ｓ１を出力する。この入力段遅延設定部３２は、後述するゲート回路３３の出力が遷移するたびに選択する遅延素子を連続的に切り換える。すなわち、ゲート回路３３の出力が立ち上がる又は立ち下がったことを受けて選択する遅延素子を順次切り換える回路である。この第１の選択信号Ｓ１は、出力段遅延回路２０の後述するセレクタ２４に出力される値（選択する遅延素子）と同等の遅延時間を持たせることが可能な遅延素子を選択することを示す信号である。

ゲート回路３３は、入力段遅延回路１０の出力する信号（入力段遅延出力信号Ｓｅ）の出力段遅延回路２０への入力を制御する回路である。本実施の形態のゲート回路３３は、ラッチ回路３３１及び一致検出部３３２を有する。ラッチ回路３３１は、一致検出部３３２の出力に基づいて、ラッチ回路３３１への入力に関わらずその出力値を固定させるか、ラッチ回路３３１への入力値をそのまま出力するかが決定される。一致検出部３３２は、ゲート回路３３の出力、入力段遅延回路１０の出力、出力段遅延回路２０の出力の一致、不一致を検出する。一致検出部３３２はこの３つの入力が一致していない場合には、ラッチ回路３３１に入力された値に関わらず出力値を固定させる信号を出力する。また、当該３つの入力が一致している場合、ラッチ回路３３１からは当該ラッチ回路３３１に入力された値をそのまま出力する。

出力段遅延回路２０は、周波数調整レジスタ３１に設定された値に基づいて、ゲート回路３３が出力した信号をそのまま出力、あるいは所定の遅延を持たせて出力する回路である。この出力段遅延回路２０は、複数の遅延素子２１〜２３、セレクタ２４を有している。複数の遅延素子２１乃至２３は、ゲート回路３３の出力を、第２時間の遅延を持たせて出力する。本実施の形態では、複数の遅延素子２１〜２３は、ゲート回路３３の出力に、例えばそれぞれ基準クロックの１／４周期分、２／４周期分、３／４周期分の遅延を持たせて出力する。

本実施の形態では、出力段遅延回路２０は、当該出力段遅延回路２０から基準クロックの１周期に対して、ｍ／ｎ（ｍ、ｎは自然数、かつ、ｍ＜ｎ、かつ、既約分数）時間に相当する時間の遅延を持たせた信号を出力する。この場合、入力段遅延回路１０及び出力段遅延回路２０は、それぞれ、１／ｎ、２／ｎ、・・・、（ｎ−２）／ｎ、（ｎ−１）／ｎ時間の遅延を持たせることができる（ｎ−１）個の遅延素子を備える。本実施の形態では、ｎ＝４であって、入力段遅延回路１０及び出力段遅延回路２０は、それぞれ遅延素子を３つ有する場合について説明するが、ｎ≧２であれば本発明を適用可能である。

出力段遅延回路２０内のセレクタ２４は、周波数調整レジスタ３１に設定された値に基づいて、ゲート回路３３の出力あるいは遅延素子２１〜２３の出力する信号の任意の１つを選択して出力する。すなわち、周波数調整レジスタ３１は出力段遅延回路２０内のセレクタ２４に対して、当該周波数調整レジスタ３１に保持され、ゲート回路３３の出力あるいは遅延素子２１〜２３の出力する信号のうちいずれかを選択する出力段遅延選択信号（以下、第２の選択信号という。）Ｓ２を出力する。これにより、セレクタ２４は、（ｎ−１）個の遅延素子からｍ／ｎ時間の遅延を持たせることができる遅延素子を選択する。

次に、このように構成された信号生成回路１の動作について図２を用いて説明する。図２に、図１に示す信号生成回路１の動作を示すタイミングチャートを示す。すなわち、図２は信号生成回路１における各点での波形を示したタイミングチャートである。また、図２には、各タイミングにおいて、入力段遅延回路１０内のセレクタ１４が、第１の選択信号Ｓ１に基づいてどの遅延素子を出力しているかも併せて示す。図２において、Ｓａ〜Ｓｌは、図１のＳａ〜Ｓｌにそれぞれ対応する波形を示す。なお、以下の説明では、出力段遅延回路２０は、基準クロックの１周期に対して、１／４時間（この場合、ｍ＝１、ｎ＝４である）の遅延を持たせた信号を出力する場合について説明する。すなわち、目標とする出力クロックがＨ区間、Ｌ区間共に１／４周期延伸されたもの、つまり、基準クロックの周期を１．２５倍にした周期のクロックを出力する例を用いて説明する。

周波数調整レジスタ３１には、その出力する信号に対応した値（ここでは、基準クロックの１．２５倍周期）を示す値が設定される。この周波数調整レジスタ３１に設定された値を出力段遅延選択信号Ｓ２として受信する出力段遅延回路２０では、セレクタ２４の出力する信号を１／４遅延素子の出力Ｓｈに固定する。

なお、以下の説明において、クロック入力当初（図２、ｔ０参照）において、ゲート回路出力Ｓｆ、出力信号Ｓｋは、デフォルトではＨレベルに設定されているものとして説明する。

基準クロックが入力されると、セレクタ１４は、周波数調整レジスタ３１に設定されている値に基づいて、入力される基準クロックＳａを選択する。そのため、入力段遅延回路１０は、時刻ｔ０において、入力段遅延出力信号ＳｅとしてＨレベルの信号を出力する。ゲート回路出力ＳｆはＨレベルを維持する。

その後、時刻ｔ１において、入力されている基準クロックが立ち下がる。セレクタ１４は、基準クロックＳａを選択しているため、Ｓａの立下りに合わせて、信号Ｓｅ及びＳｆが立ち下がる。このとき、出力信号Ｓｋとしては、ゲート回路３３の出力信号Ｓｆを１／４周期分遅延させた信号（図２、Ｓｈ参照）が選択されているため、出力信号ＳｋはＨレベルを維持する。ここで、入力段遅延出力信号Ｓｅ、ゲート回路３３の出力Ｓｆ、及び出力信号Ｓｋに不一致が生じる。このため、一致検出部３３２の出力が遷移し、ラッチ回路３３１は入力される信号に関わらず、そのときの出力信号を保持する（図２、Ｓｆ、Ｓｌ参照）。

ゲート回路３３の出力Ｓｆが立ち下がって遷移したことにより、入力段遅延設定部３２は、セレクタ１４に対し、選択する信号を切り換える第１の選択信号Ｓ１を出力する。ここで、出力段遅延回路２０のセレクタ２４では、１／４時間の遅延を持たせた信号を出力する遅延素子２１が選択されている。このため、入力段遅延設定部３２は、セレクタ１４に対し、選択する信号をＳｂに切り換える第１の選択信号Ｓ１を出力する。入力段遅延設定部３２からの第１の選択信号Ｓ１に基づいて、時刻ｔ２において、１／４遅延素子からの出力Ｓｂを選択する。したがって、入力段遅延出力信号Ｓｅも立ち上がりＨレベルとなる（図２、ｔ２参照）。このとき、一致検出部３３２の出力によって、ラッチ回路３３１は出力が固定された状態となっているため、ゲート回路３３の出力Ｓｆは変化せずＬレベルを保持する。

その後、時刻ｔ３において、１／４遅延素子１１の出力信号Ｓｂの立ち下がりに合わせて、入力段遅延出力信号Ｓｅも立ち下がる。入力段遅延出力信号Ｓｅが立ち下がることにより、入力段遅延出力信号Ｓｅ、ゲート回路３３の出力Ｓｆ、及び出力信号Ｓｋのレベルが一致する状態となる。このため、ラッチ回路３３１は、入力段遅延回路１０の出力の保持を解除し、再び入力された信号を出力する状態となる。

実施の形態１に示す信号生成回路１では、例えば、出力段遅延回路２０の遅延素子を１／４周期遅延に固定する。そして、ゲート回路３３から出力される信号Ｓｆが遷移すると、入力段遅延回路１０の選択する遅延素子を順次切り換える。信号Ｓｆが遷移した後、入力段遅延出力信号Ｓｅ、ゲート回路３３の出力Ｓｆ、及び出力信号Ｓｋのレベルが一致するまでの間、信号Ｓｆは入力段遅延回路１０の出力Ｓｅのレベルを保持する。これにより、信号生成回路１から、基準クロックの周期よりも短い単位で周期を延伸させた出力信号Ｓｋを出力することができる。

ここで、図３に出力段遅延回路２０の遅延素子を２／４周期遅延に固定した場合の動作を示すタイミングチャートを示す。図３では、図２に示す基準クロックＳａと、基準クロックを２／４周期分遅延させる遅延素子１２からの出力Ｓｃと、ゲート回路３３の出力Ｓｆと、出力段遅延回路２０からの出力信号Ｓｋとを示す。図３を用いて、出力段遅延回路２０の遅延素子を２／４周期遅延に固定した場合の動作について簡単に説明する。

図３に示すように、入力段遅延回路１０では、当初基準クロックを出力する状態を選択する。その後、初めて制御部３０のゲート回路３３の出力の遷移に応じてセレクタ１４の選択を切り換える場合、入力段遅延回路１０のセレクタ１４は、出力段遅延回路２０のセレクタ２４に出力される値（選択する遅延素子）と同等の遅延時間を持たせることが可能な遅延素子を選択する第１の選択信号Ｓ１を出力する。すなわち、セレクタ１４では、２／４周期分遅延させる遅延素子１２が選択される。このとき、ゲート回路３３の出力Ｓｆは、遅延素子を切り換える際に取り込んだ入力段遅延回路１０の出力Ｓｅのレベルを、基準クロックの２／４周期分、保持する。その後、遅延素子１２からの出力であって、入力段遅延回路１０の出力である信号Ｓｃと、ゲート回路３３の出力Ｓｆと、出力段遅延回路２０の出力信号Ｓｋとが一致した場合、ラッチ回路３３１は入力段遅延回路１０の出力の保持を解除する。これにより、基準クロックから２／４周期分遅延した信号が出力信号Ｓｋとして出力される。

出力段遅延回路２０の遅延素子を２／４周期遅延に固定した場合、入力段遅延回路１０では、基準クロックＳａと２／４周期遅延させる遅延素子１２が交互に選択される。これに応じて出力段遅延回路２０からは、基準クロックの周期よりも短い単位で周期を延伸させた出力信号Ｓｋを出力することができる。

次に、図４に出力段遅延回路２０の遅延素子を３／４周期遅延に固定した場合の動作を示すタイミングチャートを示す。図４では、図２に示す基準クロックＳａと、各遅延素子から出力される信号Ｓｂ〜Ｓｄと、ゲート回路３３の出力Ｓｆと、出力段遅延回路２０の出力信号Ｓｋとを示す。図４を用いて、３／４周期遅延に固定した場合の動作について簡単に説明する。

図４に示すように、入力段遅延回路１０では、当初基準クロックを出力する状態を選択する。その後、ゲート回路３３の出力の遷移に応じて、入力段遅延回路１０のセレクタ１４は、３／４周期分遅延させる遅延素子１３を選択する。このとき、ゲート回路３３の出力Ｓｆは、遅延素子を切り換える際に取り込んだ入力段遅延回路１０の出力Ｓｅのレベルを、基準クロックの３／４周期分、保持する。そして、遅延素子１３からの出力であって、入力段遅延回路１０の出力である信号Ｓｄと、ゲート回路の出力Ｓｆと、出力段遅延回路２０の出力信号Ｓｋとが一致した場合、ラッチ回路３３１は入力段遅延回路１０の出力の保持を解除する。この後、入力段遅延回路１０のセレクタ１４は、２／４周期分遅延させる遅延素子１２、１／４周期分遅延させる遅延素子１１を順に選択する。これにより、基準クロックから３／４周期分延伸した信号が出力信号Ｓｋとして出力される。

以上から、実施の形態１にかかる信号生成回路１において、入力段遅延回路１０及び出力段遅延回路２０は、それぞれ基準クロックよりも短い周期の遅延を有する複数の遅延素子を有する。出力段遅延回路２０の遅延素子を、例えば１／４周期遅延に固定し、ゲート回路３３から出力される信号Ｓｆが遷移すると、入力段遅延回路１０の選択する遅延素子を順次切り換える。信号Ｓｆが遷移し、入力段遅延出力信号Ｓｅが信号Ｓｆと同じレベルに遷移するまでの間、信号Ｓｆは入力段遅延回路１０の出力Ｓｅのレベルを保持する。これにより、信号生成回路１から、基準クロックの周期よりも短い単位で周期を延伸させた出力信号Ｓｋを出力することができる。また、出力段遅延回路２０において、選択する遅延素子を２／４遅延素子、３／４遅延素子に変更することにより、出力信号を１．７５倍、２倍延伸させた信号を出力することができる。すなわち、基準クロックの周期より細かい周期で制御された複数の出力信号を出力することができる。また、ラッチ回路３３１及び一致検出部３３２からなるゲート回路３３、並びに遅延素子１１〜１３、２１〜２３を用いた簡単な構成により、基準クロックの周期よりも細かい遅延を持たせた複数の出力信号を生成することができる。

実施の形態２．
次に、実施の形態２について説明する。実施の形態２は、実施の形態１の信号生成回路１にさらに、カウンタ、周期用コンペアレジスタ、及びデューティ用コンペアレジスタを有する。また、出力段遅延回路２０及びデューティ用コンペアレジスタから出力される信号が入力される反転用フリップフロップ（以下、反転用Ｆ／Ｆという。）を有する。実施の形態２にかかる信号生成回路２では、出力信号のデューティ比を基準クロックの周期よりも短い単位で制御する場合に、カウンタのクロックを一定期間延伸する期間を設けるものである。以下に、実施の形態２にかかる信号生成回路２について詳細に説明する。

実施の形態２にかかる信号生成回路２の出力信号は、周期用コンペアレジスタに設定されるカウンタのクロック数を出力信号の１周期とする。また、デューティ用コンペアレジスタに設定されるカウンタのクロック数とカウンタのカウントが一致すると、出力信号がＨレベルからＬレベルに遷移する。以下、実施の形態２の信号生成回路２について図５を用いて詳細に説明する。図５は、実施の形態２にかかる信号生成回路２を示すブロック図である。図５に示す実施の形態２にかかる信号生成回路２において、図１に示す実施の形態１と同一構成要素には同一の符号を付し、その詳細な説明は省略する。

図５に示すように、本実施の形態にかかる信号生成回路２は、制御部３０に、カウンタ３４、周期用コンペアレジスタ３５、及びデューティ用コンペアレジスタ３６をさらに有し、出力段遅延回路２０の出力側に反転用Ｆ／Ｆ４０を有する。

カウンタ３４は、ゲート回路３３ｂから出力される信号Ｓｆのパルスをカウントする。

周期用コンペアレジスタ３５は、目標とする出力クロックの１周期分のクロック数（以下、周期設定値という。）（例えば８クロック）が設定される。また、カウンタ３４と周期用コンペアレジスタ３５の間には図示せぬ比較部を有している。この比較部は、周期設定値と、カウンタ３４のクロック数を比較し、これらのクロック数が一致しない場合は、Ｌレベルの信号Ｓｍを出力する。一方、周期設定値とカウンタ３４のクロック数が一致する場合にＨレベルの信号Ｓｍを出力する。この周期用コンペアレジスタ３５と図示せぬ比較部との比較結果に応じた信号が、ゲート回路３３ｂの出力に対応する信号として制御部３０から出力される。

デューティ用コンペアレジスタ３６は、信号生成回路２から出力される出力信号Ｓｏが例えばＨ区間からＬ区間に遷移するタイミングのクロック数（以下、デューティ設定値という。）（例えば３クロック）が設定される。また、カウンタ３４とデューティ用コンペアレジスタ３６の間には図示せぬ比較部を有している。この比較部は、デューティ設定値と、カウンタ３４のクロック数を比較し、これらのクロック数が一致しない場合は、Ｌレベルの信号Ｓｎを出力する。一方、デューティ設定値とカウンタ３４のクロック数が一致する場合にＨレベルの信号Ｓｎを出力する。

反転用Ｆ／Ｆ４０は、カウンタ３４とデューティ用コンペアレジスタ３６の間に形成されている図示せぬ比較部から出力される信号Ｓｎが遷移する場合に、出力信号Ｓｏを遷移させる。また、出力段遅延回路２０から出力される信号Ｓｋが遷移する場合に、出力信号Ｓｏを遷移させる。すなわち、反転用Ｆ／Ｆ４０は、信号Ｓｎ及び出力段遅延回路２０の出力Ｓｋに応答して、出力信号Ｓｏの論理レベルを変更する。

また、ゲート回路３３ｂは、例えば、ＡＮＤゲート３３３、ＮＯＲゲート３３４、及びＯＲゲート３３５を有する。このゲート回路３３ｂは、入力段遅延回路１０内のセレクタ１４が第１の選択信号Ｓ１に基づいて出力する信号を切り換える場合に、カウンタ３４がカウントアップしないように、ゲート回路３３ｂの出力信号Ｓｆを一定期間延伸させる。

次に、このように構成された信号生成回路２の動作について、図６及び図７を用いて以下に説明する。図６は、信号生成回路２における各点での波形を示したタイミングチャートである。図６において、Ｓａ〜Ｓｋ、Ｓｍ〜Ｓｏは、図５のＳａ〜Ｓｋ、Ｓｍ〜Ｓｏに対応する波形を示す。図７は、図６に示す信号生成回路２の動作を示すフローチャートである。以下の説明では、目標とする出力クロックのデューティ比を１／４周期単位で制御する場合の例を用いて説明する。

なお、以下の説明では、クロック入力当初（図６、ｔ００参照）において、ゲート回路出力Ｓｆは、デフォルトではＨレベルに設定されているものとして説明する。

まず、周波数調整レジスタ３１には、その出力する信号に対応した値（ここでは、出力信号を基準クロックの１／４周期単位で制御する）を示す値が設定される。この周波数調整レジスタ３１に設定された値を第２の選択信号Ｓ２として受信した出力段遅延回路２０では、セレクタ２４の出力する信号を１／４遅延素子の出力Ｓｈに固定する。また、セレクタ１４では、当初基準クロックを出力する状態が選択される（図７、ステップＳ１０１）。

基準クロックが入力されると（図７、ステップＳ１０２）、セレクタ１４は、周波数調整レジスタ３１に設定されている値に基づいて入力される基準クロックＳａを選択する。そのため、入力段遅延回路１０は、時刻ｔ００において、Ｈレベルの信号を出力する。このとき、反転用Ｆ／Ｆ４０から出力される出力信号ｏも立ち上がり、Ｈレベルの信号を出力する。

その後、時刻ｔ１１において、カウンタ３４が、入力される基準クロックの４クロック目の立ち上がりをカウントする。このとき、デューティ設定値とカウンタ３４のクロック数が一致する。これにより、デューティ用コンペアレジスタ３６とカウンタ３４の間にある図示せぬ比較部から出力される信号Ｓｎが立ち上がる（図６、Ｓｎ参照）。信号Ｓｎが立ち上がると、反転用Ｆ／Ｆ４０は、出力信号を反転させる。すなわち、出力信号Ｓｏが立ち下がる。

そして、時刻ｔ２２において、基準クロックが立ち上がる。セレクタ１４は、基準クロックＳａを選択しているため、Ｓａの立ち上がりに合わせて、信号Ｓｅ及びＳｆが立ち上がる。これにより、カウンタ３４が、入力される基準クロックの８クロック目の立ち上がりをカウントする。このとき、周期設定値とカウンタ３４のクロック数が一致する（図７、ステップＳ１０３）。これにより、周期用コンペアレジスタ３５とカウンタ３４の間にある図示せぬ比較部から出力される信号Ｓｍが立ち上がる（図６、Ｓｍ参照）。このとき、出力段遅延回路２０の出力信号Ｓｋとしては、信号Ｓｍを１／４周期分遅延させた信号Ｓｈ（図６、Ｓｈ、Ｓｋ参照）が選択されているため、出力信号ＳｋはＬレベルを維持する。これにより、反転用Ｆ／Ｆ４０から出力される信号ＳｏもＬレベルを維持する。なお、図７のステップＳ１０３において周期設定値とカウンタ３４のクロック数が一致しない場合、再度ステップＳ１０２に戻る。

信号Ｓｍが遷移したことにより、入力段遅延設定部３２は、セレクタ１４に対し、選択する信号をＳｂに切り換える信号を出力する。すなわち、時刻ｔ３３において、入力段遅延設定部３２からの第１の選択信号Ｓ１に基づいて、１／４遅延素子からの出力Ｓｂを選択する。したがって、入力段遅延出力信号Ｓｅが立ち下がりＬレベルとなる（図６、Ｓｅ参照）。このとき、ゲート回路３３ｂは、カウンタ３４をカウントアップしないように出力が固定された状態となっているため、ゲート回路３３ｂの出力Ｓｆは変化せずＨレベルを維持する（図６のＳｆ参照、図７のステップＳ１０４参照）。すなわち、入力段遅延回路１０の出力のレベルが保持される。このとき、出力信号ＳｋはＬレベルを維持し、信号ＳｏもＬレベルを維持する。

その後、時刻ｔ４４において、１／４遅延素子１１の出力信号が立ち上がることに合わせて、入力段遅延出力信号Ｓｅが立ち上がる（図７、ステップＳ１０５）。このとき、出力段遅延回路２０の出力信号Ｓｋが信号Ｓｍより１／４周期遅延して立ち上がる。これにより、反転用Ｆ／Ｆ４０に入力される信号Ｓｋが遷移するため、反転用Ｆ／Ｆ４０は出力信号Ｓｏを遷移させる。このとき、入力段遅延回路１０の出力Ｓｅと、制御部３０の出力Ｓｍと、出力信号Ｓｋのレベルが一致し、入力段遅延回路１０の出力の保持が解除される。これにより、出力信号Ｓｏの２周期目が始まり、ゲート回路３３ｂは再び入力される信号を出力する状態となる（図６、ｔ４４におけるＳｆ参照）。そして、出力信号ＳｏがＨレベルであって入力段遅延回路１０の出力Ｓｅが立ち下がる。また、ゲート回路３３ｂの出力ＳｆがＬレベルになり、カウンタ３４にクロックが供給される（図７、ステップＳ１０６）。その後、再びステップＳ１０２に戻り、上述の動作を繰り返すことにより、デューティ比が１／４周期単位で制御された信号が出力される。

以上から、実施の形態２にかかる信号生成回路２において、入力段遅延回路１０及び出力段遅延回路２０は、それぞれ基準クロックよりも短い周期の遅延を有する複数の遅延素子を有する。そして、出力段遅延回路２０の遅延素子を１／４周期遅延に固定し、カウンタ３４と周期用コンペアレジスタ３５の間にある比較部から出力される信号Ｓｍが遷移する場合に、入力段遅延回路１０の選択する遅延素子を順次切り換える。このとき、入力段遅延回路１０の出力は、出力段遅延回路２０で選択した遅延期間分、保持される。これにより、信号生成回路２から基準クロックの周期よりも細かい単位で出力信号のデューティ比を制御した信号を出力することができる。また、出力段遅延回路２０において選択する遅延素子を２／４遅延素子、３／４遅延素子に変更することにより、出力信号のデューティ比を２／４周期単位、３／４周期単位で制御することができる。出力段遅延回路２０において選択する遅延素子を２／４遅延素子２２、３／４遅延素子２３に変更した場合の信号生成回路２の動作については後述する。

また、出力信号のデューティ比を基準クロックの周期よりも短い単位で制御する場合に、カウンタのクロックを一定期間延伸する期間を設ける。すなわち、出力信号Ｓｏが１周期目から２周期目に切り替わる際に、入力段遅延回路１０からの出力信号ＳｅがＳａからＳｂに切り替わり、次に出力信号Ｓｏが立ち上がるまで、カウンタ３４がクロック数をカウントアップしないようにゲート回路３３ｂの出力信号Ｓｆは入力段遅延回路１０の出力Ｓｅのレベルを保持する。これにより、出力信号Ｓｏのデューティ比を基準クロックの周期よりも短い単位で制御する場合に、制御した期間分のカウンタ３４のカウント期間が延伸する。このため、出力信号Ｓｏをカウンタ３４が１クロックカウントすることを待つことなく出力することができる。このため、信号生成回路２の動作速度を向上させることができる。

ここで、図８に出力クロックのデューティ比を２／４周期単位で制御する場合の動作を示すタイミングチャートを示す。また、図９に出力クロックのデューティ比を３／４周期単位で制御する場合の動作を示すタイミングチャートを示す。図８及び図９では、図６に示す信号Ｓｍと信号Ｓｎとを併せて記載する。

まず、デューティ比を２／４周期単位で制御する場合の動作について簡単に説明する。図８に示すように、例えば出力クロックのデューティ比を２／４周期単位で制御する場合、出力段遅延回路２０の遅延素子を２／４周期遅延に固定する。入力段遅延回路１０の出力は当初基準クロックが出力される。そして、例えばカウンタ３４が、基準クロックの４クロック目の立ち上がりをカウントし、信号Ｓｎが立ち上がる。これにより、出力信号Ｓｏが立ち下がる。次に、カウンタ３４が、入力される基準クロックの８クロック目の立ち上がりをカウントする。これにより、制御部３０の出力Ｓｍが立ち上がり、入力段遅延回路１０のセレクタ１４は選択する信号をＳｃに切り換える。このとき、ゲート回路３３ｂの出力Ｓｆは、入力段遅延回路１０の出力Ｓｅ（図示せず）のレベルを保持する。次に２／４遅延素子１１の出力信号Ｓｃが立ち上がることに合わせて、入力段遅延回路１０の出力信号Ｓｅが立ち上がる。そして、出力段遅延回路２０の出力信号Ｓｋが信号Ｓｍより２／４周期遅延して立ち上がる。これにより、反転用Ｆ／Ｆ４０に入力される信号Ｓｋが遷移し、入力段遅延回路１０の出力Ｓｅの保持が解除される。そして、反転用Ｆ／Ｆ４０は出力信号Ｓｏを遷移させ、２周期目が始まる。

このように、カウンタ３４が周期用コンペアレジスタ３５に格納されたクロック数をカウントすると、出力信号Ｓｏが立ち下がり、デューティ用コンペアレジスタ３６に格納されたクロック数をカウントすると、選択した遅延素子の期間分、カウンタ３４のクロックが延伸する。また、図９に示すデューティ比を３／４周期単位で制御する場合は、カウンタ３４のカウントを３／４周期延伸する。これにより、出力信号Ｓｏのデューティ比を基準クロックの周期よりも短い単位で制御することができる。

以上から、実施の形態２にかかる信号生成回路２において、例えば、出力段遅延回路２０の遅延素子を１／４周期遅延に固定する。そして、カウンタ３４と周期用コンペアレジスタ３５の間にある比較部から出力される信号Ｓｍが遷移する場合に、入力段遅延回路１０の選択する遅延素子を順次切り換える。このとき、入力段遅延回路１０の出力Ｓｅが、出力段遅延回路２０で選択した遅延期間分、保持される。これにより、信号生成回路２から基準クロックの周期よりも細かい単位で出力信号のデューティ比を制御した信号を出力することができる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態では、入力段遅延回路１０及び出力段遅延回路２０はそれぞれ３つの遅延素子を有することとしたが、出力信号の制御に応じて遅延素子の数を増減させることが可能である。

実施の形態１にかかる信号生成回路を示すブロック図である。 周期を１／４周期延伸させる遅延素子を選択する場合の信号生成回路の動作を示すタイミングチャートである。 周期を２／４周期延伸させる遅延素子を選択する場合の信号生成回路の動作を示すタイミングチャートである。 周期を３／４周期延伸させる遅延素子を選択する場合の信号生成回路の動作を示すタイミングチャートである。 実施の形態２にかかる信号生成回路を示すブロック図である。 図５に示す信号生成回路の動作を示すフローチャートある。 出力クロックのデューティ比を１／４周期単位で制御する場合の動作を示すタイミングチャートである。 出力クロックのデューティ比を２／４周期単位で制御する場合の動作を示すタイミングチャートである。 出力クロックのデューティ比を３／４周期単位で制御する場合の動作を示すタイミングチャートである。

符号の説明

１、２ 信号生成回路
１０ 入力段遅延回路
１１、１２、１３、２１、２２、２３ 遅延素子
１４、２４、セレクタ
２０ 出力段遅延回路
３０ 制御部
３１ 周波数調整レジスタ
３２ 入力段遅延設定部
３３、３３ｂ ゲート回路
３３１ ラッチ回路
３３２ 一致検出部
３３３ ＡＮＤゲート
３３４ ＮＯＲゲート
３３５ ＯＲゲート
３４ カウンタ
３５ 周期用コンペアレジスタ
３６ デューティ用コンペアレジスタ
４０ 反転用Ｆ／Ｆ

Claims (8)

1. 基準クロックを出力する状態と、前記基準クロックに前記基準クロックの１周期より短い第１時間の遅延を持たせた信号を出力する状態と、を切り換え可能な入力段遅延回路と、
   前記入力段遅延回路の出力が変化した時点から前記入力段遅延回路の出力を前記基準クロックの１周期より短い第２時間保持するゲート回路を有し、前記ゲート回路の出力に対応する信号を出力する制御部と、
   前記制御部の出力信号に前記第２時間の遅延を持たせた信号を出力する出力段遅延回路と、を備え、
   前記ゲート回路は、前記入力段遅延回路の出力と、前記制御部の出力と、前記出力段遅延回路の出力とが不一致の場合に、前記入力段遅延回路の出力を前記第２時間保持し、
   前記制御部は、当該制御部の出力信号の変化に応答して、前記入力段遅延回路の出力状態の切り換えを行う選択信号を出力する入力段遅延回路設定部を有する信号生成回路。
2. 請求項１に記載の信号生成回路であって、
   前記入力段遅延回路は、前記第１時間の遅延を持たせることができる遅延素子を備え、
   前記出力段遅延回路は、前記第２時間の遅延を持たせることができる遅延素子を備える信号生成回路。
3. 請求項２に記載の信号生成回路であって、
   前記第２時間が、前記基準クロックの１周期に対して、ｍ／ｎ（ｍ、ｎは自然数、かつ、ｍ＜ｎ、かつ、既約分数）時間に相当する場合、前記入力段遅延回路及び前記出力段遅延回路は、それぞれ、１／ｎ、２／ｎ、・・・、（ｎ−２）／ｎ、（ｎ−１）／ｎ時間の遅延を持たせることができる（ｎ−１）個の遅延素子を備える信号生成回路。
4. 請求項３に記載の信号生成回路であって、
   前記出力段遅延回路は、前記（ｎ−１）個の遅延素子の中から前記ｍ／ｎ時間の遅延を持たせることができる遅延素子を選択する信号生成回路。
5. 請求項４に記載の信号生成回路であって、
   前記出力段遅延回路の遅延時間を設定する調整値を出力する周波数調整レジスタをさらに備え、
   前記入力段遅延回路設定部は、前記入力段遅延回路が当初前記基準クロックを出力する状態を選択した後初めて前記出力状態の切り換えを行うときに、前記調整値に応じて前記出力段遅延回路にて選択されている遅延素子と同等の遅延時間を持たせることが可能な遅延素子を選択する前記選択信号を出力する信号生成回路。
6. 請求項１乃至５の何れか１項に記載の信号生成回路であって、
   前記ゲート回路は、前記入力段遅延回路の出力と、前記制御部の出力と、前記出力段遅延回路の出力とが全て一致する場合に、前記入力段遅延回路の出力を保持せず、そのまま出力する信号生成回路。
7. 請求項１乃至６の何れか１項に記載の信号生成回路であって、
   前記制御部は、
   前記ゲート回路から出力されるパルス数をカウントするカウンタと、
   前記カウンタのカウント値と比較される周期設定値を格納する周期用コンペアレジスタと、を有し、
   前記制御部は、前記カウント値と前記周期設定値との比較結果を前記ゲート回路の出力に対応する信号として出力する信号生成回路。
8. 請求項７に記載の信号生成回路であって、
   前記制御部は、
   前記カウンタのカウント値と比較されるデューティ設定値を格納するデューティ用コンペアレジスタを有し、
   前記信号生成回路は、
   前記カウント値と前記デューティ設定値との比較結果と、前記出力段遅延回路の出力と、を入力する反転用フリップフロップを備え、
   前記反転用フリップフロップは、前記カウント値と前記デューティ設定値との比較結果の変化及び前記出力段遅延回路の出力の変化に応答して、出力信号の論理レベルを変更する信号生成回路。

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